KR100402819B1 - 캐패시터와 그의 형성 방법 - Google Patents

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Abstract

상호접속 레벨 캐패시터 구조와 그의 형성 방법이 제공된다. 이러한 캐패시터 구조는 집적 회로의 상호접속 레벨 표면을 도포하는 제1 절연층과; 상기 제1 절연층 내에 제공되며, 상기 제1 절연층에 의해 규정된 트랜치에 의해 분리되는 제1 및 제2 전도성 라인과; 상기 제1 및 제2 전도성 라인을 도포하고 이 라인들을 접속시키는 제1 전도성 배리어층과; 상기 제1 전도성 배리어층을 도포하는 제2 절연층과; 상기 제2 절연층을 도포하는 제2 전도성 배리어층 및; 상기 트랜치 내에 위치되며 상기 제2 전도성 배리어층을 도포하는 제3 전도성 라인을 포함한다. 상호접속 레벨 캐패시터 구조의 형성 방법은 능동 디바이스를 가진 반도체 기판의 상호접속 레벨 표면 상부에 제1 절연층을 증착하는 단계와; 상기 제1 절연층 내에 제1 및 제2 전도성 라인을 형성하는 단계와; 상기 제1 절연층을 에칭하여 상기 제1 및 제2 전도성 라인 사이의 상기 제1 절연층내에 트랜치를 형성하는 단계와; 상기 제1 및 제2 전도성 라인과 상기 트랜치 상부에 제1 전도성 배리어층을 증착하는 단계와; 상기 제1 전도성 배리어층 상부에 제2 상호레벨 절연층을 증착하는 단계와; 상기 제2 상호레벨 절연층 상부에 제2 전도성 배리어층을 증착하는 단계 및; 상기 트랜치 내에 위치되며 상기 제2 전도성 배리어층을 도포하는 제3 전도성 라인을 형성하는 단계를 포함한다. 상기 캐패시터 구조의 탑, 바닥 및 측벽 표면 영역을 사용하여, 유효 실리콘 공간을 희생하지 않고 광역 온칩 감결합 캐패시터를 제공함으로써 캐패시턴스는 증가된다. 이러한 캐패시터 구조는 기존의 집적 회로 제조 프로세스에 대해 선택적으로 부가될 수 있는 BEOL 프로세스를 사용하여 제조된다. 상기 제1, 제2 및 제3 전도성 라인은 전력 레일들 사이의 트랜치 내에 형성된 감결합 캐패시터 구조를 가진 전력 레일로 나타난다. 다수의 캐패시터 구조가 또한 제공되어, 전력 그리드 또는 스트라이프를 형성한다.

Description

캐패시터와 그의 형성 방법{CAPACITOR AND METHOD FOR FORMING SAME}
본 발명은 캐패시터와 그의 형성 방법에 관한 것으로, 특히, 집적 회로에서 상호접속 레벨 캐패시터와 그의 제조 방법에 관한 것이다.
캐패시터는 전하를 저장하는 전기 장치로 광범위하게 사용된다. 캐패시터는 절연체에 의해 분리된 2개의 전도성 플레이트를 필수적으로 포함한다. 캐패시턴스, 또는, 인가 전압당 캐패시터에 축적되는 전하량은 farads 단위로 측정되고, 플레이트의 영역, 그들 사이의 절연체 두께 및 절연체의 유전 상수에 따라 좌우된다. 캐패시터는 필터, 아날로그-대-디지탈 컨버터(ADC), 메모리 및 여러가지 제어 애플리케이션에서 사용된다.
집적 회로에서 고용량 캐패시터들의 집적도는, 종래의 고용량 캐패시터가 칩의 넓은 영역을 차지하고 캐패시터의 영역에서 상호접속 경로를 심하게 한정하여, 장치 패키징 밀도와 레이아웃 효율을 감소시킨다는 사실에 의해 제한된다. 상호통신 장비를 포함하는 많은 애플리케이션은 예를 들면, 결합/감결합 캐패시터와 같은 다수의 캐패시터와 필터를 요구한다.
감결합 캐패시터는 논리 칩 상의 회로의 동시 스위칭 결과로 발생되는 일시 전류 스파이크를 감결합하거나 완충시키기 위해 사용된다. 분리된 오프칩 구성요소로서 이러한 감결합 캐패시터들을 통합하는 것은 주변 회로의 크기를 실질적으로 증가시킨다. 분리된 감결합 캐패시터는 또한 매우 고가이다. 다른 단점은 이 기술은 더욱 작은 구성요소를 요구하기 때문에, 이러한 분리된 캐패시터는 매우 작은 공간에 맞추어지도록 축소되어야 한다는 것이다. 이러한 작은 구성요소의 제조가 항상 가능한 것은 아니다.
캐패시터를 집적 회로 칩내에 설치하면 분리된 캐패시터 구성요소의 비용이 절감된다. 집적 회로 내에 설치되는 캐패시터는 일반적으로 폴리실리콘 대 폴리실리콘으로, 금속 대 폴리실리콘으로, 또는 금속 대 폴리사이드 구조로 제조된다. 개별적인 캐패시터 장치에 의해 실리콘내에 감결합 캐패시턴스를 제공함으로서 실리콘 공간을 유용하게 사용한다. 밀집된 칩 영역에서, 회로는 감결합 캐패시터를 위한 공간을 마련하기 위해 분리되도록 밀려지며, 그 결과, 상호접속 길이가 더 길어지고 성능이 감소된다. 현재의 금속-절연체-금속(MIM) 캐패시터 구조는 단위 영역 당 제한된 캐패시턴스를 가진 광역 캐패시터를 포함한다. 다른 단점은 이러한 광역 MIM 캐패시터 구조는 과다한 칩 공간을 차지한다는 것이다. 부가적으로, 현재의 구리 BEOL(Back End Of the Line) 기술은 CMP(Chemical Mechanical Polishing) 디싱(dishing) 프로세스 제약으로 인하여 광역 캐패시터에 사용될 수 없다.
알러빈(Alugbin) 등에 의한 미국 특허 제 5,851,870 호는, 반도체 집적 회로에서 사용되며, 전도성 기판 상의 윈도우 내에 형성된 금속-유전체-금속 스택을 포함하는 캐패시터를 형성하는 방법을 제공한다. 알러빈 등은 윈도우 내의 윈도우를지나는 캐패시터의 탑 플레이트에 대한 콘택과, 전도성 기판과 접촉하는 안내링에 의한 바닥 플레이트에 대한 콘택을 개시하고 있다. 이러한 방법 단계는 전도성 기판을 형성하는 단계와; 적어도 하나의 측면을 가지며 기판을 노출시키는 개구를 갖는 패터닝된 유전체를 기판 상에 형성하는 단계와; 상기 기판에 접촉하고 상기 개구의 측면들에는 접촉하지 않는 적어도 하나의 전도성 물질을 상기 개구 내에 형성하는 단계와; 상기 개구의 측면들에 접촉하지 않는 유전체를 상기 전도성 물질 상에 형성하는 단계 및; 상기 개구의 측면들에 접촉하지 않는 탑 층을 갖는 전도성층을 상기 유전체층 상에 형성하는 단계를 포함한다.
릉(Leung) 등에 의한 미국 특허 제 5,789,303 호는, 상호접속 금속에 도포되는 패시베이션층 상에 형성된, 바닥 전극, 캐패시터 유전체 및 탑 전극을 포함하는 집적 회로용 캐패시터 구조를 개시한다. 이 캐패시터 전극은 바닥으로부터 하부의 집적 회로에 상호접속되어 전도성 통로를 통해 하부의 상호접속 금속에 이른다.
제프켄(Geffken) 등에 의한 미국 특허 제 5,339,313 호는, 감결합 캐패시터와 그의 형성 방법을 제공하며, 이 특허는 캐패시터의 표면 영역을 최대로 하기 위해 다수의 텅스텐 스터드와 금속 상호접속을 사용하여, 캐패시턴스를 증가시킨다. 금속 상호접속부는 텅스텐 스터드에 부분적으로만 겹쳐져서, 캐패시터의 제1 플레이트를 형성하여, 상호접속부의 측면과 탑은 물론 스터드의 탑이 증가된 표면 영역을 제공한다. 캐패시터는 상대적인 상부 및 하부 캐패시터를 형성하기 위해 서로 겹쳐져 적층되는 2개 또는 그 이상의 캐패시터를 포함한다.
그러므로, 집적 회로내의 개선된 상호접속 레벨 감결합 캐패시터와 그의 제조를 위한 개선된 방법이 필요하다.
종래 기술의 상기 언급된 단점 및 다른 단점 및 결함은 캐패시터 구조가 칩의 상호접속 배선 레벨에 설치되는 본 발명의 캐패시터와 그의 형성 방법에 의해 극복되거나 완화되어, 부가적인 분리된 캐패시터 구성요소가 필요없으므로 그와 관련된 비용을 절감할 수 있다. 본 발명의 캐패시터 구조는 캐패시터 구조의 탑, 바닥 및 측벽 표면 영역을 사용하여, 칩의 상호접속 레벨 상에 제공된 절연체층으로 에칭된 트랜치 내에 감결합 캐패시터를 제공하여, 유효 실리콘 공간의 희생없이 감결합 캐패시턴스를 제공함으로써 캐패시턴스를 증가시킨다. 본 발명의 집적 회로 상호접속 레벨 캐패시터 구조는, 집적 회로의 상호접속 레벨 표면을 도포하는 제1 절연층과; 상기 제1 절연층내에 제공되고 상기 제1 절연층에 의해 규정된 트랜치에 의해 분리된 제1 및 제2 전도성 라인과; 상기 제1 및 제2 전도성 라인을 도포하고 이 라인들을 접속시키는 제1 전도성 배리어층과; 상기 제1 전도성 배리어층을 도포하는 제2 절연층과; 상기 제2 절연층을 도포하는 제2 전도성 배리어층 및; 상기 트랜치 내에 위치되며 상기 제2 전도성 배리어층을 도포하는 제3 전도성 라인을 포함한다.
본 발명의 방법은 다마신(damascene) 프로세싱을 이용하고 전도성 배리어층을 사용하여 고밀도로 패키징된 캐패시터의 제조를 가능하게 하고, 동시에 최소한의 프로세싱 단계를 거치고 기존의 반도체 프로세스와 물질을 사용할 수 있다는 이점을 갖는다. 특히, 본 발명의 프로세스는 순차적 공정의 변경을 요구하지 않고기존의 집적 회로 제조 프로세스에 선택적으로 부가될 수 있는 BEOL 프로세싱의 이점을 제공한다.
본 발명의 방법은 능동 디바이스를 가진 반도체 기판의 상호접속 레벨 표면 상부에 제1 절연층을 증착함으로써 집적 회로 상호접속 레벨 캐패시터를 형성하는 단계와; 상기 제1 절연층내에 제1 및 제2 전도성 라인을 형성하는 단계와; 상기 제1 절연층을 에칭하여 상기 제1 및 제2 전도성 라인사이의 상기 제1 절연층내에 트랜치를 형성하는 단계와; 상기 제1 및 제2 전도성 라인과 상기 트랜치 상부에 제1 전도성 배리어층을 증착하는 단계와; 상기 제1 전도성 배리어층 상부에 제2 상호레벨 절연층을 증착하는 단계와; 상기 제2 상호레벨 절연층 상부에 제2 전도성 배리어층을 증착하는 단계 및; 상기 트랜치내에 위치되고 상기 제2 전도성 배리어층을 도포하는 제3 전도성 라인을 형성하는 단계를 포함한다. 상기 제1 절연층 내의 상기 제1 및 제2 전도성 라인은 최대 캐패시턴스와 표면 영역을 성취하도록 병렬인 것이 바람직하다.
도 1 내지 6은 본 발명의 금속-금속 캐패시터의 대안적인 실시예를 형성할 때의 다양한 단계를 보여주는 횡단면도.
도 7은 본 발명의 방법의 2가지 대안적인 실시예의 프로세스 단계를 보여주는 프로세스도.
도 8은 스트라이프 패턴을 형성하는 레이아웃 설계를 가진 전력 버스로 통합된 본발명의 캐패시터의 투시도.
도 9는 그리드 패턴을 형성하는 레이아웃 설계를 가진 본 발명의 캐패시터의 개략적인 평면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 실리콘 기판
12, 22: 유전성 상호레벨 절연체
14: 배리어막
16, 17: 구리 상호접속 라인
18: 트랜치
20: 제1 전도성 배리어층
24: 제2 전도성 배리어층
26: 제2 상호접속층
28, 30: 제3 구리 라인
본 발명의 집적 회로 상호접속 레벨 캐패시터는 집적 회로의 상호접속 레벨 표면을 도포하는 제1 절연층과; 상기 제1 절연층내에 제공되고 상기 제1 절연층과 제1 및 제2 전도성 라인의 측벽에 의해 규정된 트랜치에 의해 분리되는 제1 및 제2 전도성 라인과; 상기 제1 및 제2 전도성 라인을 도포하고 상기 제1 및 제2 전도성 라인들을 접속시키는 제1 전도성 배리어층과; 상기 제1 전도성 배리어층을 도포하는 제2 절연층과; 상기 제2 절연층을 도포하는 제2 전도성 배리어층 및; 상기 트랜치내에 위치되고, 상기 제2 전도성 배리어층을 도포하는 제3 전도성 라인을 포함한다.
상기 라인 레이아웃은 그리드(grids) 또는 스트라이프(stripes)로 패터닝되고, 상기 제1, 제2 및 제3 전도성 라인은 전력 레일을 나타내며, 상기 캐패시터는 감결합 캐패시터를 나타내는 상기 트랜치내에 형성된다. 그러므로, 본 발명의 캐패시터 구조는 감결합 캐패시턴스를 제공하는 전력 버스내로 통합된다. 스트라이프 패턴은 Vdd와 그라운드 사이에서 교번하는 전력 버스로 구현된다.
이제, 본 발명의 금속-금속 캐패시터를 제조하기 위한 본 발명의 프로세스의 2가지 실시예가 도 1 내지 7을 참조로 상세히 설명된다. 도 7은 본 발명의 제조 프로세스의 2가지 대안적인 실시예에서 주요 단계를 설명하는 프로세스도를 나타낸다. 도 1 내지 6은 본 발명의 MIM 캐패시터 구조를 제조하는 동안의 연속적인 단계에서 집적 회로의 상호접속 레벨을 통과하는 횡단면도를 나타낸다.
본 발명이 도면에 도시된 실시예와 관련된 특정적인 양상에 대해 설명되었지만, 관련기술 분야의 당업자들에 의해 본 발명의 범위에서 벗어나지 않은 변경이 가능하다. 그러한 변경중 하나로서, 본 발명의 캐패시터 구조는 구리 및 알루미늄과 같은 다른 금속들이 사용되는 혼성 캐패시터로 형성될 수 있다. 예를 들면, 금속 상호접속은 알루미늄 라인으로 형성될 수 있고 형성된 알루미늄 라인들 사이의 전도성 배리어층으로 구리가 증착될 수 있다. 또한, 하나의 전극(예를 들면, 제1 전도성 배리어층)이 알루미늄과 같은 제1 금속으로 형성되고, 다른 전극(예를 들면, 제2 전도성 배리어층)이 예를 들면 구리와 같은 제2 금속으로 형성될 수 있다. 또한, 다수의 구조가 그리드 또는 스트라이프 패턴으로 제조될 수 있다.
이제 도 1에 도시된 실시예로 돌아가서, 위에 장치(도시되지 않음)가 제공되는 실리콘 기판(10)의 금속 상호접속 레벨이 도시된다. 실리콘이 가장 일반적으로 사용되지만, 본 발명의 캐패시터 구조와 방법은 실리콘, 갈륨 비화물, 인듐 인화물 등을 포함하는 임의의 장치 패터닝된 반도체 기판에 사용될 수 있으며, 상기 물질로 제한되는 것은 아니다. 또한, 실리콘 기판은 p-타입 또는 n-타입 실리콘일 것이다.
유전성 절연층(12)이 패터닝된 실리콘 기판(10)의 표면(11) 상부에 증착된다. 유전성 절연층은 실리콘 이산화물, 실리콘 질화물 또는 폴리이미드를 포함하는, 하부 장치를 절연하고 보호하는 데에 적합한 임의의 유전성 물질이며, 상기 물질들로 제한되는 것은 아니다.
배리어막과 제1 구리층은 유전성 상호레벨 절연체(12)로 둘러싸인 배리어막(14)과 구리 상호접속 라인(16, 17)을 형성하기 위해 증착되고 패터닝된다. 상기 설명된 바와 같이, 상호접속 라인(16, 17)은 알루미늄, 구리, 텅스텐, 금 또는 그들의 조합물을 포함하는 임의의 적당한 상호접속 배선 물질을 포함하지만, 상기 물질들로 제한되는 것은 아니다. 또한, 상호접속 라인(16, 17)도 각각 동일한 물질을 포함하거나 또는, 대안적으로 각각 다른 물질을 포함한다.
배리어막(14)은 탄탈륨과 같은 금속을 포함하는 임의의 적당한 전도성 배리어 물질로 형성될 수 있으며, 상기 물질로 제한되는 것은 아니다. 배리어막(14)은상호접속 라인(16, 17)과 유전성 상호레벨 절연체(12) 사이의 화학적 상호작용(예를 들면, 실리콘 이산화물을 통한 구리의 확산)을 방지하기 위해 사용된다.
이러한 구조는 광패터닝(photopatterned)되고 유전성 상호접속 절연체(12)는 구리 라인(16, 17) 사이에서 에칭되어 트랜치(18)를 형성한다. 도 2는 하나의 마스크가 사용되어 에칭되고 트랜치(18)가 형성된 후의 본 발명의 단계를 보여준다. 반응 이온 에칭(RIE)이 바람직하지만, 반응 이온 에칭으로 한정되지 않으며, 트랜치(18)를 형성하기 위해 개구 영역내에 유전성 상호레벨 절연체(12)를 제거하기에 충분한, 건식 에칭, 플라즈마 에칭, 습식 화학적 에칭 또는 그들의 결합물을 포함하는 임의의 에칭 방법이 사용될 수 있다.
도 3으로 돌아가서, 제1 전도성 배리어층(20), 얇은 유전성 상호레벨 절연층(22)과 제2 전도성 배리어층(24)이 증착되어 금속-절연체-금속 구조를 형성한다. 제1 및 제2 전도성 배리어층은, 트랜치(18)의 구조를 유지하기 위해, 화학적 기상 증착 또는 플라즈마 촉진 화학적 기상 증착(plasma enhanced chemical vapor deposition)을 포함하는 어떤 등각 증착 방법에 의해 증착된다.
상호레벨 절연층은 금속 또는 전도성 물질의 2가지 레벨 사이에 있는 절연층을 말한다. 상호레벨 절연층(22)은 실리콘 이산화물, 실리콘 질화물, 또는 폴리이미드를 포함하는 임의의 적합한 물질을 포함할 수 있지만, 상기 물질들로 한정되는 것은 아니다.
상호레벨 절연층(22)은 또한, 트랜치(18)의 구조를 유지하기 위해, 화학적 기상 증착 또는 플라즈마 촉진 화학적 기상 증착 등에 의해 등각으로 증착되는 것이 바람직하다.
얇은 상호레벨 절연층(22)은 결과적인 캐패시터 구조에 상당한 캐패시턴스를 제공하는 것에 효과적이여야 하며, 동시에, 2개의 캐패시터 플레이트 사이의 쇼트를 방지해야 한다. 상호레벨 절연층을 얇게 할 수록, 캐패시턴스는 높아진다. 얇은 상호레벨 절연층은 캐패시턴스를 최대로 하고 동시에 소망의 신뢰도를 제공하기위해 선택된다. 적당한 상호레벨 절연층은 약 3.9의 유전 상수를 갖는 실리콘 이산화물이다. 단위 영역 당 캐패시턴스를 최대로 하기 위해, 높은 유전 상수를 갖는 상호레벨 절연층이 바람직하다. 실리콘 이산화물을 포함하는 상호레벨 절연층의 적당한 두께는 약 10 내지 2000 옹스트롱이며, 약 100 내지 500 옹스트롱이 바람직하다.
제2 구리 (상호접속) 층(26)은 도 4에 도시된 바와 같이 제2 배리어 금속(24) 상부에 증착된다. 제2 구리층(26)은 평탄화되어 제3 구리 라인을 형성한다. 다시, 상술된 실시예가 제2 구리층(26)을 사용하여 제3 상호접속 라인(도 5 및 6에 각각 도시된 라인(28))을 형성하더라도, 알루미늄, 구리, 텅스텐, 금 또는, 그들의 조합물을 포함하는 임의의 적당한 상호접속 배선 물질이 제2 상호접속층(26)에 사용될 수 있으며, 상기 물질들로 한정되는 것은 아니다. 또한, 제2 상호접속층(26)은 상호접속 라인(16, 17)과 동일한 물질을 포함하거나 또는, 대안적으로, 다른 물질을 포함한다.
일 실시예에서, 제2 구리층(26)은 제2 배리어 금속(24)의 레벨까지 아래로 평탄화되어, 도 5에 도시된 바와 같이, 제3 구리 라인(28)을 형성한다. 다른 실시예에서, 도 6에 도시된 바와 같이, 제2 구리층(26)은 제1 및 제2 구리 라인(16, 17)의 레벨까지 아래로 평탄화되어, 제3 구리 라인(30)을 형성한다.
그러므로, 본 발명은 최소한의 프로세스 단계 만이 필요하고, 집적 회로 제조에 종래에 사용되었던 물질과 장비를 사용하므로, 제조 공정을 단순화하는 이점을 제공한다. 본 발명의 방법은 트랜치(18)를 형성할 때 한번의 포토마스크와 에칭, 전도성 배리어층과 제3 전도성 라인을 하부에 도포할 때 4번의 증착 및, 한번의 평탄화 단계(예를 들면, 화학적 기계적 연마)를 사용한다. 또한, 본 발명의 방법은 하부의 실리콘 기판에 장치를 제조하기 위한 순차 단계의 변경을 필요로 하지 않는 BEOL 프로세싱을 사용한다.
본 발명의 캐패시터 구조는 그리드 또는 스트라이프 물결형 패턴으로 패터닝되어 증가된 표면 영역과 증가된 캐패시턴스를 제공한다. 도 8에 도시된 바와 같이, 스트라이프 패턴은 패터닝될 수 있으며, 제1 및 제2 전도성 라인(16, 17)은 그라운드 버스로 사용하고 제3 전도성 라인(30)은 Vdd인가 버스로 사용한다. 스트라이프는 감결합 캐패시턴스를 제공하기 위해 Vdd와 그라운드 사이에서 교번하는 전력 버스로 통합된다. 본 발명의 캐패시터 구조는 전도성 배리어 물질층으로 형성된 수직 및 수평 표면을 사용하여, 탑 및 바닥 플레이트 영역을 증가시키고, 그럼으로써 캐패시턴스를 증가시킨다.
도 9는 그리드 패턴으로 패터닝된 본 발명의 캐패시터 구조를 나타낸다. 제1 및 제2 전도성 라인(16, 17)은 상호접속되어 절연층(22)에 의해 분리된 제3 전도성 라인(30)을 가진 그리드 구조를 형성한다.
본 발명의 감결합 캐패시터 구조는 특정 신호를 위한 선택된 영역, 네트 및, 레일로 유리하게 형성되며, 특정 상호접속 레벨로 한정될 수 있다. 본 발명의 감결합 캐패시터 구조는 또한 동적 도미노 회로에 사용될 수 있는데, 이러한 동적 도미노 회로는 매우 약하여, 전하 분할기 캐스캐이딩동안, 레일 노이즈가 유발된다. 본 발명의 캐패시터 구조는 주변 회로(I/O) 영역에 유리하게 사용되며, 지역 캐패시턴스는 전력 레일 또는 그라운드 면에 쇼트되는 지역 저임피던스를 설정하는 것을 보조하기 위해 전기 오버스트레스 또는 정전 방전 전류를 방전하는 수단을 제공한다. 본 발명의 캐패시터 구조의 구리 상호접속은 또한 구리 상호접속의 높은 용융 온도로 인한 고장(Icrit)에 대해 전기 방전 상호접속 임계 전류를 보조한다. 구리의 사용은 구리 라인에서 Icrit의 200% 개선과 구조를 통과하는 구리에서 Icrit의 300% 개선이 나타날 때 바람직하다.
바람직한 실시예가 도시되고 설명되었지만, 본 발명의 이론과 범위에서 벗어나지 않은 다양한 변경과 치환이 행해질 수 있다. 따라서, 본 발명은 예시적으로 설명되었으며 제한되지 않는 것으로 이해해야 할 것이다.
상기 설명된 바와 같이, 본 발명의 캐패시터 구조는 캐패시터 구조의 탑, 바닥 및 측벽 표면 영역을 사용하여, 칩의 상호접속 레벨 상에 제공된 절연체층으로 에칭된 트랜치 내에 감결합 캐패시터를 제공하여, 유효 실리콘 공간의 희생없이 감결합 캐패시턴스를 제공함으로써 캐패시턴스를 증가시킨다.

Claims (19)

  1. 능동 디바이스를 가진 반도체 기판의 상호접속 레벨 표면을 도포하는 제1 절연층과,
    상기 제1 절연층 내에 제공되는 제1 및 제2 전도성 라인-상기 제1 및 제2 전도성 라인은 상기 제1 절연층과 상기 제1 및 제2 전도성 라인의 측벽에 의해 규정된 트랜치에 의해 분리됨-과,
    상기 제1 및 제2 전도성 라인을 도포하고 상기 라인들을 접속시키는 제1 전도성 배리어층과,
    상기 제1 전도성 배리어층을 도포하는 제2 절연층과,
    상기 제2 절연층을 도포하는 제2 전도성 배리어층 및,
    상기 트랜치 내에 위치되고 상기 제2 전도성 배리어층을 도포하는 제3 전도성 라인을 포함하는 집적 회로 상호접속 레벨 캐패시터.
  2. 제1항에 있어서, 상기 제1 및 제2 전도성 라인은 병렬인 집적 회로 상호접속 레벨 캐패시터.
  3. 제1항에 있어서, 상기 제3 전도성 라인은 평탄화되어 상기 제2 전도성 배리어층을 노출시키는 집적 회로 상호접속 레벨 캐패시터.
  4. 제1항에 있어서, 상기 제3 전도성 라인은 평탄화되어 상기 제1 및 제2 전도성 라인을 노출시키는 집적 회로 상호접속 레벨 캐패시터.
  5. 제1항에 있어서, 상기 제1, 제2 및 제3 전도성 라인과 상기 제1 및 제2 전도성 배리어층은 각각 개별적으로 구리, 알루미늄, 텅스텐, 금 또는 그의 조합물 중에서 선택된 금속을 포함하는 집적 회로 상호접속 레벨 캐패시터.
  6. 제1항에 있어서, 상기 제1, 제2 및 제3 전도성 라인은 각각 구리를 포함하는 집적 회로 상호접속 레벨 캐패시터.
  7. 제1항에 있어서, 상기 병렬의 제1 및 제2 전도성 라인의 바닥 및 수직 표면 상에 위치되는 배리어층을 더 포함하는 집적 회로 상호접속 레벨 캐패시터.
  8. 제6항에 있어서, 상기 배리어층은 탄탈륨을 포함하는 집적 회로 상호접속 레벨 캐패시터.
  9. 제1항에 있어서, 상기 제1 및 제2 절연층은 실리콘 질화물, 실리콘 이산화물, 폴리이미드 또는 그의 조합물을 포함하는 집적 회로 상호접속 레벨 캐패시터.
  10. 집적 회로 상호접속 레벨 캐패시터의 형성 방법에 있어서,
    능동 디바이스를 가진 반도체 기판의 상호접속 레벨 표면 상부에 제1 절연층을 증착하는 단계와,
    상기 제1 절연층 내에 제1 및 제2 전도성 라인을 형성하는 단계와,
    상기 제1 절연층을 에칭하여 상기 제1 및 제2 전도성 라인 사이의 상기 제1 절연층 내에 트랜치를 형성하는 단계와,
    상기 병렬의 제1 및 제2 전도성 라인과 상기 트랜치 상부에 제1 전도성층을 증착하는 단계와,
    상기 제1 전도성층 상부에 제2 절연층을 증착하는 단계와,
    상기 제2 절연층 상부에 제2 전도성층을 증착하는 단계 및,
    상기 트랜치내에 위치되며 상기 제2 전도성 배리어층을 도포하는 제3 전도성 라인을 형성하는 단계를 포함하는 집적 회로 상호접속 레벨 캐패시터의 형성 방법.
  11. 제10항에 있어서, 상기 제1 절연층 내에 병렬의 제1 및 제2 전도성 라인을 형성하는 단계를 포함하는 집적 회로 상호접속 레벨 캐패시터의 형성 방법.
  12. 제10항에 있어서, 상기 제3 전도성 라인을 평탄화하여 상기 제2 전도성 배리어층을 노출시키는 단계를 더 포함하는 집적 회로 상호접속 레벨 캐패시터의 형성 방법.
  13. 제10항에 있어서, 상기 제3 전도성 라인을 평탄화하여 상기 제1 및 제2 전도성 라인을 노출시키는 단계를 더 포함하는 집적 회로 상호접속 레벨 캐패시터의 형성 방법.
  14. 제12항 또는 제13항에 있어서, 상기 평탄화 단계는 화학적 기계적 연마, 반응 이온 에칭, 플라즈마 에칭, 습식 화학적 에칭 또는 그들의 조합을 포함하는 집적 회로 상호접속 레벨 캐패시터의 형성 방법.
  15. 제10항에 있어서, 상기 제1 및 제2 전도성 라인의 바닥 및 수직 표면 상에 배리어층을 위치시키는 단계를 더 포함하는 집적 회로 상호접속 레벨 캐패시터의 형성 방법.
  16. 제15항에 있어서, 상기 배리어층은 탄탈륨을 포함하는 집적 회로 상호접속 레벨 캐패시터의 형성 방법.
  17. 제10항에 있어서, 상기 제1, 제2 및 제3 전도성 라인과 상기 제1 및 제2 전도성 배리어층은 각각 개별적으로 구리, 알루미늄, 텅스텐, 금 또는 그들의 조합물 중에서 선택된 금속을 포함하는 집적 회로 상호접속 레벨 캐패시터의 형성 방법.
  18. 제10항에 있어서, 상기 제1, 제2 및 제3 전도성 라인은 각각 구리를 포함하는 집적 회로 상호접속 레벨 캐패시터의 형성 방법.
  19. 제10항에 있어서, 상기 제1 및 제2 절연층은 실리콘 질화물, 실리콘 이산화물, 폴리이미드 또는 그들의 조합물을 포함하는 집적 회로 상호접속 레벨 캐패시터의 형성 방법.
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