JP3566658B2 - キャパシタおよびその形成方法 - Google Patents
キャパシタおよびその形成方法 Download PDFInfo
- Publication number
- JP3566658B2 JP3566658B2 JP2001014867A JP2001014867A JP3566658B2 JP 3566658 B2 JP3566658 B2 JP 3566658B2 JP 2001014867 A JP2001014867 A JP 2001014867A JP 2001014867 A JP2001014867 A JP 2001014867A JP 3566658 B2 JP3566658 B2 JP 3566658B2
- Authority
- JP
- Japan
- Prior art keywords
- conductors
- capacitor
- barrier layer
- insulator layer
- conductive barrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000003990 capacitor Substances 0.000 title claims description 91
- 238000000034 method Methods 0.000 title claims description 47
- 239000012212 insulator Substances 0.000 claims description 72
- 230000004888 barrier function Effects 0.000 claims description 60
- 239000004020 conductor Substances 0.000 claims description 56
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 37
- 229910052802 copper Inorganic materials 0.000 claims description 36
- 239000010949 copper Substances 0.000 claims description 36
- 229910052751 metal Inorganic materials 0.000 claims description 25
- 239000002184 metal Substances 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 15
- 229910052782 aluminium Inorganic materials 0.000 claims description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 9
- 235000012239 silicon dioxide Nutrition 0.000 claims description 9
- 239000000377 silicon dioxide Substances 0.000 claims description 9
- 238000001020 plasma etching Methods 0.000 claims description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 8
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- 239000010937 tungsten Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 239000004642 Polyimide Substances 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 239000010931 gold Substances 0.000 claims description 6
- 229920001721 polyimide Polymers 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 5
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 4
- 238000003631 wet chemical etching Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 230000008901 benefit Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はキャパシタおよびその製造方法に関し、詳細には、集積回路中の相互接続レベル・キャパシタおよびその製造方法に関する。
【０００２】
【従来の技術】
キャパシタは、電荷を蓄える目的に電子デバイス中で広く使用されている。キャパシタは基本的に、絶縁体によって分離された２枚の導電性プレートを含む。キャパシタンス、すなわちキャパシタが保持する印加電圧あたりの電荷の量は、ファラドを測定単位として測定され、プレートの面積、プレート間の絶縁体の厚さ、および絶縁体の比誘電率によって決まる。キャパシタは、フィルタ、アナログ・ディジタル変換器（ＡＤＣ）、メモリ、およびさまざまな制御応用で使用されている。
【０００３】
集積回路に値の高いキャパシタを組み込むことは、従来の高値キャパシタが大きなチップ面積を占有し、その領域内の相互接続ルーティングを厳しく制限し、したがってデバイス・パッキング密度およびレイアウト効率を低減させることによって制限される。電気通信機器を含む多くの応用は、例えば結合／減結合キャパシタやフィルタ用として多数のキャパシタを必要とする。
【０００４】
減結合キャパシタは、論理チップ上の回路の同時スイッチングの結果として生み出される過渡的な電流スパイクを減結合する、または弱めるのに使用される。これらの減結合キャパシタを個別のオフチップ構成要素として組み込むと、周辺回路のかさが大幅に増大する。個別減結合キャパシタは非常に高価でもある。他の欠点は、テクノロジーはより小さな構成要素を常に要求するので、このような個別キャパシタを非常に小さな空間にはめ込むためには、これらを小型化しなければならないことである。このような小さな構成要素の製造が常に実現可能とは限らない。
【０００５】
集積回路チップにキャパシタを組み込めば、個別キャパシタ構成要素のコストは不要となる。集積回路に組み込まれるキャパシタは通常、ポリシリコン−ポリシリコン、金属−ポリシリコン、または金属−ポリサイド構造から製造される。別々のキャパシタ・デバイスによって減結合キャパシタンスをシリコンに組み込むと、貴重なシリコン空間がそれらにとられる。高密度チップ領域では、減結合キャパシタ用の空間を作るために回路は離れた場所に押しやられ、その結果、相互接続長はより長くなり、性能は低下する。現在の金属−絶縁体−金属（ＭＩＭ）キャパシタ構造は、単位面積あたりのキャパシタンスが限られた大面積のキャパシタを含む。他の欠点は、このような大面積ＭＩＭキャパシタ構造がチップ空間を過度に消費することである。さらに、現在の銅ＢＥＯＬ（バック・エンド・オブ・ザ・ライン）テクノロジーは、ＣＭＰ（化学機械研磨）ディッシング・プロセスの制約のために、大面積キャパシタに対して使用することができない。
【０００６】
アルグビン（Ａｌｕｇｂｉｎ）他の米国特許第５８５１８７０号には、半導体集積回路で使用するキャパシタを形成する方法が提供されている。このキャパシタは、導電性基板上の窓の中に形成された金属−誘電体−金属スタックを含む。アルグビン他は、キャパシタの上部プレートへの窓を通した窓の内部での接触および導電性基板と接触したガード・リングによる下部プレートへの接触を開示している。この方法は、導電性基板を形成する段階、およびパターン形成された誘電体を前記基板上に形成する段階を含み、前記パターン形成された誘電体が前記基板を露出させる開口を有し、前記開口が少なくとも１つのサイドを有し、さらに、前記基板は接触し、前記開口の前記サイドとは接触していない少なくとも１つの導電材料を前記開口の中に形成する段階、前記開口の前記サイドと接触していない誘電体を前記導電材料上に形成する段階、および前記開口の前記サイドと接触していない上部導電層を前記誘電体層上に形成する段階を含む。
【０００７】
ルーング（Ｌｅｕｎｇ）他の米国特許第５７８９３０３号には、相互接続金属被覆の上にあるパシベーション層上に形成された下部電極、キャパシタ誘電体および上部電極を備える、集積回路用のキャパシタ構造が開示されている。キャパシタ電極は、下にある集積回路に下から相互接続され、導電性バイアを通して下にある相互接続金属被覆に相互接続される。
【０００８】
ゲフケン（Ｇｅｆｆｋｅｎ）他の米国特許第５３３９３１３号には、複数のタングステン・スタッドおよび金属相互接続を利用してキャパシタの表面積を最大化し、これによってキャパシタンスを増大させる減結合キャパシタおよびその形成方法が提供されている。金属相互接続は、キャパシタの第１のプレートを形成するタングステン・スタッドと完全には重なり合わず、そのため、スタッドの上部ならびに相互接続の側面および上部が表面積を増大させる。このキャパシタは、相互に積み重ねられて相対的な上部および下部キャパシタを形成する、２つ以上のキャパシタを含むことができる。
【０００９】
集積回路中の改良型の相互接続レベル減結合キャパシタ、およびこれを製造する改良型の方法がさらに求められている。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、貴重なシリコン空間を犠牲にすることなく大面積のオンチップ減結合キャパシタを提供することである。
【００１１】
【課題を解決するための手段】
従来技術の先に論じた欠点および欠陥ならびにその他の欠点および欠陥は、キャパシタ構造がチップの相互接続配線レベルに組み込まれ、追加の個別キャパシタ構成要素およびその関連費用の必要性が排除される本発明のキャパシタおよび方法によって克服または軽減される。本発明のキャパシタ構造は、キャパシタ構造の上面、下面および側面の領域を利用することによってキャパシタンスを増大させ、チップの相互接続レベル上に配置された絶縁体層中にエッチングされたトレンチの中に減結合キャパシタを形成し、したがって貴重なシリコン空間を犠牲にすることなしに減結合キャパシタンスを提供する。本発明の集積回路相互接続レベル・キャパシタ構造は、半導体回路の相互接続レベル面の上にある第１の絶縁体層と、前記第１の絶縁体層中に形成され、前記第１の絶縁体層によって画定されたトレンチによって分離された第１および第２の導線と、前記第１および第２の導線の上にあって、前記第１および第２の導線を接続する第１の導電性バリア層と、前記第１の導電性バリア層の上にある第２の絶縁体層と、前記第２の絶縁体層の上にある第２の導電性バリア層と、前記トレンチの中に配置され、前記第２の導電性バリア層の上にある第３の導線を備える。
【００１２】
本発明の方法は、ダマシーン処理（ｄａｍａｓｃｅｎｅ ｐｒｏｃｅｓｓｉｎｇ）および導電性バリア層を使用して、より高密度にパックされたキャパシタの製造を可能にし、さらに、最小限の処理段階ですみ、現在の半導体プロセスおよび材料と互換性があるという利点を有する。具体的には、本発明のプロセスは、一連の操作を変更する必要なしに既存の集積回路製造プロセスにオプションとして追加することができるＢＥＯＬ処理であるという利点を有する。
【００１３】
本発明の方法は、能動デバイスを有する半導体基板の相互接続レベル面の上に第１の絶縁体層を付着させ、前記第１の絶縁体層中に第１および第２の導線を形成し、前記第１の絶縁体層をエッチングして、前記第１の導線と前記第２の導線の間の前記第１の絶縁体層中にトレンチを形成し、前記第１および第２の導線ならびに前記トレンチの上に第１の導電バリア層を付着させ、前記第１の導電バリア層の上に第２のインターレベル絶縁体層を付着させ、前記第２のインターレベル絶縁体層の上に第２の導電バリア層を付着させ、前記トレンチの中に配置され、前記第２の導電性バリア層の上にある第３の導線を形成することによって、集積回路相互接続レベル・キャパシタを形成することを含む。キャパシタンスおよび表面積を最大化するため、前記第１の絶縁体層中の前記第１および第２の導線は平行であることが好ましい。
【００１４】
次に図面を参照する。すべての図で同じ要素には同じ符号が付けられている。
【００１５】
【発明の実施の形態】
本発明の集積回路相互接続レベル・キャパシタは、集積回路の相互接続レベル面の上にある第１の絶縁体層と、前記第１の絶縁体層中に形成され、トレンチによって分離された第１および第２の導線を備え、前記トレンチが、前記第１の絶縁体層ならびに前記第１および第２の導線の側壁によって画定され、さらに、前記第１および第２の導線の上にあって、前記第１および第２の導線を接続する第１の導電性バリア層と、前記第１の導電性バリア層の上にある第２の絶縁体層と、前記第２の絶縁体層の上にある第２の導電性バリア層と、前記トレンチの中に配置され、前記第２の導電性バリア層の上にある第３の導線を備える。
【００１６】
線レイアウトは、格子状またはストライプ状パターンとすることができる。このとき、前記第１、第２および第３の導線が電力レールを表し、前記トレンチ中に形成されたキャパシタが減結合キャパシタを表す。したがって本発明のキャパシタ構造を電力バスの中に組み込み、減結合キャパシタンスを提供することができる。ストライプ状パターンは、Ｖｄｄと接地とを交互に切り替わる電力バスで使用される。
【００１７】
次に、本発明の金属−金属キャパシタを製造する本発明のプロセスの２つの実施形態を図１ないし７を参照して詳細に説明する。図７に、本発明の製造プロセスの２つの代替実施形態の主要な段階を説明したプロセス図を示す。図１ないし６には、本発明のＭＩＭキャパシタ構造の製造中の連続するそれぞれのステージにおける集積回路の相互接続レベルの断面図を示す。
【００１８】
本明細書では、図に示す特定の実施形態に関して本発明を説明するが、当業者であれば、これらの実施形態の変形形態を考えることは容易であり、このような変形形態は本発明の範囲に含まれるものである。そのような変形形態の１つとして、本発明のキャパシタ構造を、銅、アルミニウムなどの異なる金属を使用したハイブリッド・キャパシタとして形成することができる。例えば、金属相互接続をアルミニウム線から形成し、形成したアルミニウム線間に銅を導電性バリア層として付着させる。一方の電極（例えば第１の導電性バリア層）をアルミニウムなどの第１の金属から形成し、他方の電極（例えば第２の導電性バリア層）を銅などの第２の金属から形成することも企図される。さらに、複数の構造を、格子またはストライプ状のパターンに製造することができる。
【００１９】
次に、図１に示す実施形態を参照する。この図には、複数のデバイス（図示せず）がその上に製造されたシリコン基板１０の金属相互接続レベルが示されている。シリコンが最も頻繁に使用されるが、本発明のキャパシタ構造および方法は、シリコン、ガリウム・ヒ素、インジウム・リンなどを含む、デバイス・パターン形成済みの任意の半導体基板とともに使用することができる。ただし、基板の種類はこれらに限定されるわけではない。さらに、シリコン基板はｐ型シリコンでも、またはｎ型シリコンでもよい。
【００２０】
誘電絶縁体層１２が、パターン形成済みのシリコン基板１０の表面１１の上に付着されている。誘電絶縁体層は、下にあるデバイスを絶縁し保護するのに適した、二酸化シリコン、窒化シリコン、ポリイミドを含む、任意の誘電材料とすることができる。ただし適当な誘電材料はこれらに限定されるわけではない。
【００２１】
バリア・フィルムおよび第１の銅層が付着され、これらがパターン形成されて、インターレベル誘電絶縁体１２に囲まれたバリア・フィルム１４および銅相互接続線１６、１７が形成されている。先に論じたように、相互接続線１６、１７は、アルミニウム、銅、タングステン、金、またはこれらの組合せを含む、適当な任意の相互接続配線材料を含むことができる。ただし適当な配線材料はこれらに限定されるわけではない。さらに、相互接続線１６と１７が同じ材料を含んでもよいし、あるいは異なる材料を含んでもよい。
【００２２】
バリア・フィルム１４は、タンタルなどの金属を含む適当な任意の導電性バリア材料から形成することができる。ただし適当な材料はこれに限定されるわけではない。バリア・フィルム１４は、相互接続線１６、１７とインターレベル誘電絶縁体１２の間の化学的相互作用（例えば二酸化シリコン中への銅の拡散）を防止する働きをする。
【００２３】
この構造をフォトパターニングし、銅線１６と銅線１７の間のインターレベル誘電絶縁体１２をエッチングして、トレンチ１８を形成する。図２に、１枚のマスクを使用しエッチングを実施してトレンチ１８を形成したあとの、本発明の方法のステージを示す。反応性イオン・エッチング（ＲＩＥ）が好ましいが、エッチングは、反応性イオン・エッチング、ドライ・エッチング、プラズマ・エッチング、湿式化学エッチング、またはこれらの組合せを含む、開いた領域のインターレベル誘電絶縁体１２を除去してトレンチ１８を形成するのに十分な任意の方法で実施することができる。ただし適当なエッチング方法はこれらに限定されるわけではない。
【００２４】
図３を参照する。第１の導電性バリア層２０、薄いインターレベル誘電絶縁体層２２および第２の導電性バリア層２４を付着させ、金属−絶縁体−金属構造を形成する。第１および第２の導電性バリア層は、トレンチ１８の形状が維持されるよう、ＣＶＤ法、プラズマＣＶＤ法を含むある共形付着法によって付着させる。ただし付着法はこれらに限定されるわけではない。
【００２５】
インターレベル絶縁体層とは、２つの金属または導電材料レベル間にある絶縁体層のことを指す。インターレベル絶縁体層２２は、二酸化シリコン、窒化シリコンまたはポリイミドを含む適当な任意の材料とすることができる。ただしこれらに限定されるわけではない。
【００２６】
トレンチ１８の形状が維持されるようインターレベル絶縁体層２２も、ＣＶＤ法、プラズマＣＶＤ法などによって共形に付着させることが好ましい。
【００２７】
薄いインターレベル絶縁体層２２は、結果として得られるキャパシタ構造に適度なキャパシタンスを与え、同時に、２枚のキャパシタ・プレート間の短絡を防ぐのに有効でなければならない。インターレベル絶縁体層が薄ければ薄いほど、キャパシタンスは大きくなる。この薄いインターレベル絶縁体層は、キャパシタンスが最大となり、同時に所望の信頼性が得られるように選択することができる。適当なインターレベル絶縁体層は、比誘電率約３．９の二酸化シリコンである。単位面積あたりのキャパシタンスを最大にするためには、高比誘電率のインターレベル絶縁体層が好ましい。二酸化シリコンを含むインターレベル絶縁体層の厚さは、約１０〜約２０００オングストロームであることが適当であり、約１００〜約５００オングストロームであることが好ましい。
【００２８】
図４に示すように、第２のバリア金属２４の上に第２の銅（相互接続）層２６を付着させる。第２の銅層２６は平坦化して第３の銅線を形成させる。議論の実施形態では、第２の銅層２６を使用して第３の相互接続線（図５および６に示す線２８および３０）を形成するが、ここでもやはり、アルミニウム、銅、タングステン、金、またはこれらの組合せを含む適当な任意の相互接続配線材料を、第２の相互接続層２６に対して使用することができる。ただし適当な配線材料はこれらに限定されるわけではない。さらに、第２の相互接続層２６が相互接続線１６、１７と同じ材料を含んでもよいし、あるいは異なる材料を含んでもよい。
【００２９】
一実施形態では、図５に示すように第２の銅層２６を第２のバリア金属２４のレベルまで平坦化して、第３の銅線２８を形成する。構造の周囲の導電性バリア層２０、２４を切るために１枚のマスクが必要である。図６に示す他の実施形態では、第２の銅層２６を第１および第２の銅線１６、１７のレベルまで平坦化して、第３の銅線３０を形成する。
【００３０】
したがって本発明の方法は、製造が単純であり、必要な処理段階の数が最小限ですみ、集積回路製造で既に使用されている材料および機器を使用するという利点を有する。本発明の方法は、トレンチ１８の作成に１枚のフォトマスクおよび１段階のエッチング、導電性バリア層および第３の導線の布設に４段階の付着、ならびに１段階の平坦化（例えば化学機械研磨）を利用する。さらに本発明の方法は、下にあるシリコン基板中にデバイスを製造する一連の段階を変更する必要のないＢＥＯＬ処理を利用する。
【００３１】
本発明のキャパシタ構造は、表面積を大きくし、したがってキャパシタンスを増大させるために、格子状またはストライプ状波形パターンにパターン形成される。図８に示すように、第１および第２の導線１６、１７が接地バスの働きをし、第３の導線３０がＶｄｄ供給バスの働きをする、ストライプ状のパターンをパターン形成することができる。このストライプ列は、Ｖｄｄと接地を交互に切り換える電力バスに組み込まれ、減結合キャパシタンスを提供する。本発明のキャパシタ構造は、導電性バリア材料層から形成された垂直および水平の面を利用して、上部および下部プレートの面積を増大させ、したがってキャパシタンスを増大させる。
【００３２】
図９に、格子状パターンにパターン形成された本発明のキャパシタ構造を示す。第１および第２の導線１６、１７が相互に接続されて格子構造を形成し、第３の導線３０は、絶縁体層２２によって分離される。
【００３３】
本発明の減結合キャパシタ構造は有利にも、特別な信号、網およびレール用に選択された領域に形成することができ、特定の相互接続レベル内に限定することができる。本発明の減結合キャパシタ構造を、供電レール・ノイズに非常に弱い、チャージ・デバイダ・カスケーディング（ｃｈａｒｇｅ ｄｉｖｉｄｅｒ ｃａｓｃａｄｉｎｇ）用のダイナミック・ドミノ回路中で使用することもできる。本発明のキャパシタ構造は有利にも、周辺回路（Ｉ／Ｏ）領域中で使用することができる。この領域では、局所キャパシタンスが電気的な過大応力または静電放電電流を放電する手段を与え、電力レールまたは接地面への局所的な低インピーダンス分路を確立するのを助ける。本発明のキャパシタ構造の銅相互接続はさらに、銅相互接続の高い融解温度によって、エレクトリカル・ディスチャージ・インターコネクト・クリティカル・カレント・ツー・フェイラ（ｅｌｅｃｔｒｉｃａｌ ｄｉｓｃｈａｒｇｅ ｉｎｔｅｒｃｏｎｎｅｃｔ ｃｒｉｔｉｃａｌ ｃｕｒｒｅｎｔ ｔｏ ｆａｉｌｕｒｅ）（Ｉｃｒｉｔ）を助ける。銅線ではＩｃｒｉｔが２００パーセント改善し、銅バイア構造ではＩｃｒｉｔが３００パーセント改善することが示されているので、銅の使用は好ましい。
【００３４】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３５】
（１）能動デバイスを有する半導体基板の相互接続レベル面の上にある第１の絶縁体層と、
前記第１の絶縁体層中に形成され、トレンチによって分離された第１および第２の導線と
を備え、前記トレンチが、前記第１の絶縁体層ならびに前記第１および第２の導線の側壁によって画定され、
さらに、
前記第１および第２の導線の上にあって、前記第１および第２の導線を接続する第１の導電性バリア層と、
前記第１の導電性バリア層の上にある第２の絶縁体層と、
前記第２の絶縁体層の上にある第２の導電性バリア層と、
前記トレンチの中に配置され、前記第２の導電性バリア層の上にある第３の導線と
を備える集積回路相互接続レベル・キャパシタ。
（２）前記第１および第２の導線が平行である、上記（１）に記載のキャパシタ。
（３）前記第３の導線が平坦化され、前記第２の導電性バリア層が露出する、上記（１）に記載のキャパシタ。
（４）前記第３の導線が平坦化され、前記第１および第２の導線が露出する、上記（１）に記載のキャパシタ。
（５）前記第１、第２および第３の導線ならびに前記第１および第２の導電性バリア層がそれぞれ個別に、銅、アルミニウム、タングステン、金またはこれらの組合せから選択された金属を含む、上記（１）に記載のキャパシタ。
（６）前記第１、第２および第３の導線がそれぞれ銅を含む、上記（１）に記載のキャパシタ。
（７）前記平行な第１および第２の導線の下面および垂直面に配置されたバリア層をさらに備える、上記（１）に記載のキャパシタ。
（８）前記バリア層がタンタルを含む、上記（６）に記載のキャパシタ。
（９）前記第１および第２の絶縁体層が窒化シリコン、二酸化シリコン、ポリイミドまたはこれらの組合せを含む、上記（１）に記載のキャパシタ。
（１０）集積回路相互接続レベル・キャパシタを形成する方法であって、
能動デバイスを有する半導体基板の相互接続レベル面の上に第１の絶縁体層を付着させる段階と、
前記第１の絶縁体層中に第１および第２の導線を形成する段階と、
前記第１の絶縁体層をエッチングして、前記第１の導線と前記第２の導線の間の前記第１の絶縁体層中にトレンチを形成する段階と、
前記第１および第２の導線ならびに前記トレンチの上に第１の導電層を付着させる段階と、
前記第１の導電層の上に第２の絶縁体層を付着させる段階と、
前記第２の絶縁体層の上に第２の導電層を付着させる段階と、
前記トレンチ中に配置され、前記第２の導電性バリア層の上にある第３の導線を形成する段階
を含む方法。
（１１）前記第１の絶縁体層中に平行な第１および第２の導線を形成する段階を含む、上記（１０）に記載の方法。
（１２）前記第３の導線を平坦化して前記第２の導電性バリア層を露出させる段階をさらに含む、上記（１０）に記載の方法。
（１３）前記第３の導線を平坦化して前記第１および第２の導線を露出させる段階をさらに含む、上記（１０）に記載の方法。
（１４）前記平坦化段階が、化学機械研磨、反応性イオン・エッチング、プラズマ・エッチング、湿式化学エッチングまたはこれらの組合せを含む、上記（１２）または（１３）に記載の方法。
（１５）前記第１および第２の導線の下面および垂直面にバリア層を配置する段階をさらに含む、上記（１０）に記載の方法。
（１６）前記バリア層がタンタルを含む、上記（１５）に記載の方法。
（１７）前記第１、第２および第３の導線ならびに前記第１および第２の導電性バリア層がそれぞれ個別に、銅、アルミニウム、タングステン、金またはこれらの組合せから選択された金属を含む、上記（１０）に記載の方法。
（１８）前記第１、第２および第３の導線がそれぞれ銅を含む、上記（１０）に記載の方法。
（１９）前記第１および第２の絶縁体層が窒化シリコン、二酸化シリコン、ポリイミドまたはこれらの組合せを含む、上記（１０）に記載の方法。
【図面の簡単な説明】
【図１】本発明の金属−金属キャパシタの代替実施形態の形成の最初の段階を示す断面図である。
【図２】本発明の金属−金属キャパシタの代替実施形態の形成の図１の段階に続く段階を示す断面図である。
【図３】本発明の金属−金属キャパシタの代替実施形態の形成の図２の段階に続く段階を示す断面図である。
【図４】本発明の金属−金属キャパシタの代替実施形態の形成の図３の段階に続く段階を示す断面図である。
【図５】本発明の金属−金属キャパシタの代替実施形態の形成の図４の段階に続く段階を示す断面図である。
【図６】本発明の金属−金属キャパシタの代替実施形態の形成の図５の段階に続く段階を示す断面図である。
【図７】本発明の方法の２つの代替実施形態のプロセス段階を示すプロセス図である。
【図８】ストライプ状パターンを形成するレイアウト設計で電力バスに組み込まれた本発明のキャパシタの透視図である。
【図９】格子状パターンを形成するレイアウト設計の本発明のキャパシタの上面図である。
【符号の説明】
１０ シリコン基板
１１ 基板表面
１２ インターレベル誘電絶縁体層
１４ バリア・フィルム
１６ 銅相互接続線
１７ 銅相互接続線
１８ トレンチ
２０ 第１の導電性バリア層
２２ 薄いインターレベル誘電絶縁体層
２４ 第２の導電性バリア層
２６ 第２の銅相互接続層
２８ 第３の銅相互接続線
３０ 第３の銅相互接続線
【発明の属する技術分野】
本発明はキャパシタおよびその製造方法に関し、詳細には、集積回路中の相互接続レベル・キャパシタおよびその製造方法に関する。
【０００２】
【従来の技術】
キャパシタは、電荷を蓄える目的に電子デバイス中で広く使用されている。キャパシタは基本的に、絶縁体によって分離された２枚の導電性プレートを含む。キャパシタンス、すなわちキャパシタが保持する印加電圧あたりの電荷の量は、ファラドを測定単位として測定され、プレートの面積、プレート間の絶縁体の厚さ、および絶縁体の比誘電率によって決まる。キャパシタは、フィルタ、アナログ・ディジタル変換器（ＡＤＣ）、メモリ、およびさまざまな制御応用で使用されている。
【０００３】
集積回路に値の高いキャパシタを組み込むことは、従来の高値キャパシタが大きなチップ面積を占有し、その領域内の相互接続ルーティングを厳しく制限し、したがってデバイス・パッキング密度およびレイアウト効率を低減させることによって制限される。電気通信機器を含む多くの応用は、例えば結合／減結合キャパシタやフィルタ用として多数のキャパシタを必要とする。
【０００４】
減結合キャパシタは、論理チップ上の回路の同時スイッチングの結果として生み出される過渡的な電流スパイクを減結合する、または弱めるのに使用される。これらの減結合キャパシタを個別のオフチップ構成要素として組み込むと、周辺回路のかさが大幅に増大する。個別減結合キャパシタは非常に高価でもある。他の欠点は、テクノロジーはより小さな構成要素を常に要求するので、このような個別キャパシタを非常に小さな空間にはめ込むためには、これらを小型化しなければならないことである。このような小さな構成要素の製造が常に実現可能とは限らない。
【０００５】
集積回路チップにキャパシタを組み込めば、個別キャパシタ構成要素のコストは不要となる。集積回路に組み込まれるキャパシタは通常、ポリシリコン−ポリシリコン、金属−ポリシリコン、または金属−ポリサイド構造から製造される。別々のキャパシタ・デバイスによって減結合キャパシタンスをシリコンに組み込むと、貴重なシリコン空間がそれらにとられる。高密度チップ領域では、減結合キャパシタ用の空間を作るために回路は離れた場所に押しやられ、その結果、相互接続長はより長くなり、性能は低下する。現在の金属−絶縁体−金属（ＭＩＭ）キャパシタ構造は、単位面積あたりのキャパシタンスが限られた大面積のキャパシタを含む。他の欠点は、このような大面積ＭＩＭキャパシタ構造がチップ空間を過度に消費することである。さらに、現在の銅ＢＥＯＬ（バック・エンド・オブ・ザ・ライン）テクノロジーは、ＣＭＰ（化学機械研磨）ディッシング・プロセスの制約のために、大面積キャパシタに対して使用することができない。
【０００６】
アルグビン（Ａｌｕｇｂｉｎ）他の米国特許第５８５１８７０号には、半導体集積回路で使用するキャパシタを形成する方法が提供されている。このキャパシタは、導電性基板上の窓の中に形成された金属−誘電体−金属スタックを含む。アルグビン他は、キャパシタの上部プレートへの窓を通した窓の内部での接触および導電性基板と接触したガード・リングによる下部プレートへの接触を開示している。この方法は、導電性基板を形成する段階、およびパターン形成された誘電体を前記基板上に形成する段階を含み、前記パターン形成された誘電体が前記基板を露出させる開口を有し、前記開口が少なくとも１つのサイドを有し、さらに、前記基板は接触し、前記開口の前記サイドとは接触していない少なくとも１つの導電材料を前記開口の中に形成する段階、前記開口の前記サイドと接触していない誘電体を前記導電材料上に形成する段階、および前記開口の前記サイドと接触していない上部導電層を前記誘電体層上に形成する段階を含む。
【０００７】
ルーング（Ｌｅｕｎｇ）他の米国特許第５７８９３０３号には、相互接続金属被覆の上にあるパシベーション層上に形成された下部電極、キャパシタ誘電体および上部電極を備える、集積回路用のキャパシタ構造が開示されている。キャパシタ電極は、下にある集積回路に下から相互接続され、導電性バイアを通して下にある相互接続金属被覆に相互接続される。
【０００８】
ゲフケン（Ｇｅｆｆｋｅｎ）他の米国特許第５３３９３１３号には、複数のタングステン・スタッドおよび金属相互接続を利用してキャパシタの表面積を最大化し、これによってキャパシタンスを増大させる減結合キャパシタおよびその形成方法が提供されている。金属相互接続は、キャパシタの第１のプレートを形成するタングステン・スタッドと完全には重なり合わず、そのため、スタッドの上部ならびに相互接続の側面および上部が表面積を増大させる。このキャパシタは、相互に積み重ねられて相対的な上部および下部キャパシタを形成する、２つ以上のキャパシタを含むことができる。
【０００９】
集積回路中の改良型の相互接続レベル減結合キャパシタ、およびこれを製造する改良型の方法がさらに求められている。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、貴重なシリコン空間を犠牲にすることなく大面積のオンチップ減結合キャパシタを提供することである。
【００１１】
【課題を解決するための手段】
従来技術の先に論じた欠点および欠陥ならびにその他の欠点および欠陥は、キャパシタ構造がチップの相互接続配線レベルに組み込まれ、追加の個別キャパシタ構成要素およびその関連費用の必要性が排除される本発明のキャパシタおよび方法によって克服または軽減される。本発明のキャパシタ構造は、キャパシタ構造の上面、下面および側面の領域を利用することによってキャパシタンスを増大させ、チップの相互接続レベル上に配置された絶縁体層中にエッチングされたトレンチの中に減結合キャパシタを形成し、したがって貴重なシリコン空間を犠牲にすることなしに減結合キャパシタンスを提供する。本発明の集積回路相互接続レベル・キャパシタ構造は、半導体回路の相互接続レベル面の上にある第１の絶縁体層と、前記第１の絶縁体層中に形成され、前記第１の絶縁体層によって画定されたトレンチによって分離された第１および第２の導線と、前記第１および第２の導線の上にあって、前記第１および第２の導線を接続する第１の導電性バリア層と、前記第１の導電性バリア層の上にある第２の絶縁体層と、前記第２の絶縁体層の上にある第２の導電性バリア層と、前記トレンチの中に配置され、前記第２の導電性バリア層の上にある第３の導線を備える。
【００１２】
本発明の方法は、ダマシーン処理（ｄａｍａｓｃｅｎｅ ｐｒｏｃｅｓｓｉｎｇ）および導電性バリア層を使用して、より高密度にパックされたキャパシタの製造を可能にし、さらに、最小限の処理段階ですみ、現在の半導体プロセスおよび材料と互換性があるという利点を有する。具体的には、本発明のプロセスは、一連の操作を変更する必要なしに既存の集積回路製造プロセスにオプションとして追加することができるＢＥＯＬ処理であるという利点を有する。
【００１３】
本発明の方法は、能動デバイスを有する半導体基板の相互接続レベル面の上に第１の絶縁体層を付着させ、前記第１の絶縁体層中に第１および第２の導線を形成し、前記第１の絶縁体層をエッチングして、前記第１の導線と前記第２の導線の間の前記第１の絶縁体層中にトレンチを形成し、前記第１および第２の導線ならびに前記トレンチの上に第１の導電バリア層を付着させ、前記第１の導電バリア層の上に第２のインターレベル絶縁体層を付着させ、前記第２のインターレベル絶縁体層の上に第２の導電バリア層を付着させ、前記トレンチの中に配置され、前記第２の導電性バリア層の上にある第３の導線を形成することによって、集積回路相互接続レベル・キャパシタを形成することを含む。キャパシタンスおよび表面積を最大化するため、前記第１の絶縁体層中の前記第１および第２の導線は平行であることが好ましい。
【００１４】
次に図面を参照する。すべての図で同じ要素には同じ符号が付けられている。
【００１５】
【発明の実施の形態】
本発明の集積回路相互接続レベル・キャパシタは、集積回路の相互接続レベル面の上にある第１の絶縁体層と、前記第１の絶縁体層中に形成され、トレンチによって分離された第１および第２の導線を備え、前記トレンチが、前記第１の絶縁体層ならびに前記第１および第２の導線の側壁によって画定され、さらに、前記第１および第２の導線の上にあって、前記第１および第２の導線を接続する第１の導電性バリア層と、前記第１の導電性バリア層の上にある第２の絶縁体層と、前記第２の絶縁体層の上にある第２の導電性バリア層と、前記トレンチの中に配置され、前記第２の導電性バリア層の上にある第３の導線を備える。
【００１６】
線レイアウトは、格子状またはストライプ状パターンとすることができる。このとき、前記第１、第２および第３の導線が電力レールを表し、前記トレンチ中に形成されたキャパシタが減結合キャパシタを表す。したがって本発明のキャパシタ構造を電力バスの中に組み込み、減結合キャパシタンスを提供することができる。ストライプ状パターンは、Ｖｄｄと接地とを交互に切り替わる電力バスで使用される。
【００１７】
次に、本発明の金属−金属キャパシタを製造する本発明のプロセスの２つの実施形態を図１ないし７を参照して詳細に説明する。図７に、本発明の製造プロセスの２つの代替実施形態の主要な段階を説明したプロセス図を示す。図１ないし６には、本発明のＭＩＭキャパシタ構造の製造中の連続するそれぞれのステージにおける集積回路の相互接続レベルの断面図を示す。
【００１８】
本明細書では、図に示す特定の実施形態に関して本発明を説明するが、当業者であれば、これらの実施形態の変形形態を考えることは容易であり、このような変形形態は本発明の範囲に含まれるものである。そのような変形形態の１つとして、本発明のキャパシタ構造を、銅、アルミニウムなどの異なる金属を使用したハイブリッド・キャパシタとして形成することができる。例えば、金属相互接続をアルミニウム線から形成し、形成したアルミニウム線間に銅を導電性バリア層として付着させる。一方の電極（例えば第１の導電性バリア層）をアルミニウムなどの第１の金属から形成し、他方の電極（例えば第２の導電性バリア層）を銅などの第２の金属から形成することも企図される。さらに、複数の構造を、格子またはストライプ状のパターンに製造することができる。
【００１９】
次に、図１に示す実施形態を参照する。この図には、複数のデバイス（図示せず）がその上に製造されたシリコン基板１０の金属相互接続レベルが示されている。シリコンが最も頻繁に使用されるが、本発明のキャパシタ構造および方法は、シリコン、ガリウム・ヒ素、インジウム・リンなどを含む、デバイス・パターン形成済みの任意の半導体基板とともに使用することができる。ただし、基板の種類はこれらに限定されるわけではない。さらに、シリコン基板はｐ型シリコンでも、またはｎ型シリコンでもよい。
【００２０】
誘電絶縁体層１２が、パターン形成済みのシリコン基板１０の表面１１の上に付着されている。誘電絶縁体層は、下にあるデバイスを絶縁し保護するのに適した、二酸化シリコン、窒化シリコン、ポリイミドを含む、任意の誘電材料とすることができる。ただし適当な誘電材料はこれらに限定されるわけではない。
【００２１】
バリア・フィルムおよび第１の銅層が付着され、これらがパターン形成されて、インターレベル誘電絶縁体１２に囲まれたバリア・フィルム１４および銅相互接続線１６、１７が形成されている。先に論じたように、相互接続線１６、１７は、アルミニウム、銅、タングステン、金、またはこれらの組合せを含む、適当な任意の相互接続配線材料を含むことができる。ただし適当な配線材料はこれらに限定されるわけではない。さらに、相互接続線１６と１７が同じ材料を含んでもよいし、あるいは異なる材料を含んでもよい。
【００２２】
バリア・フィルム１４は、タンタルなどの金属を含む適当な任意の導電性バリア材料から形成することができる。ただし適当な材料はこれに限定されるわけではない。バリア・フィルム１４は、相互接続線１６、１７とインターレベル誘電絶縁体１２の間の化学的相互作用（例えば二酸化シリコン中への銅の拡散）を防止する働きをする。
【００２３】
この構造をフォトパターニングし、銅線１６と銅線１７の間のインターレベル誘電絶縁体１２をエッチングして、トレンチ１８を形成する。図２に、１枚のマスクを使用しエッチングを実施してトレンチ１８を形成したあとの、本発明の方法のステージを示す。反応性イオン・エッチング（ＲＩＥ）が好ましいが、エッチングは、反応性イオン・エッチング、ドライ・エッチング、プラズマ・エッチング、湿式化学エッチング、またはこれらの組合せを含む、開いた領域のインターレベル誘電絶縁体１２を除去してトレンチ１８を形成するのに十分な任意の方法で実施することができる。ただし適当なエッチング方法はこれらに限定されるわけではない。
【００２４】
図３を参照する。第１の導電性バリア層２０、薄いインターレベル誘電絶縁体層２２および第２の導電性バリア層２４を付着させ、金属−絶縁体−金属構造を形成する。第１および第２の導電性バリア層は、トレンチ１８の形状が維持されるよう、ＣＶＤ法、プラズマＣＶＤ法を含むある共形付着法によって付着させる。ただし付着法はこれらに限定されるわけではない。
【００２５】
インターレベル絶縁体層とは、２つの金属または導電材料レベル間にある絶縁体層のことを指す。インターレベル絶縁体層２２は、二酸化シリコン、窒化シリコンまたはポリイミドを含む適当な任意の材料とすることができる。ただしこれらに限定されるわけではない。
【００２６】
トレンチ１８の形状が維持されるようインターレベル絶縁体層２２も、ＣＶＤ法、プラズマＣＶＤ法などによって共形に付着させることが好ましい。
【００２７】
薄いインターレベル絶縁体層２２は、結果として得られるキャパシタ構造に適度なキャパシタンスを与え、同時に、２枚のキャパシタ・プレート間の短絡を防ぐのに有効でなければならない。インターレベル絶縁体層が薄ければ薄いほど、キャパシタンスは大きくなる。この薄いインターレベル絶縁体層は、キャパシタンスが最大となり、同時に所望の信頼性が得られるように選択することができる。適当なインターレベル絶縁体層は、比誘電率約３．９の二酸化シリコンである。単位面積あたりのキャパシタンスを最大にするためには、高比誘電率のインターレベル絶縁体層が好ましい。二酸化シリコンを含むインターレベル絶縁体層の厚さは、約１０〜約２０００オングストロームであることが適当であり、約１００〜約５００オングストロームであることが好ましい。
【００２８】
図４に示すように、第２のバリア金属２４の上に第２の銅（相互接続）層２６を付着させる。第２の銅層２６は平坦化して第３の銅線を形成させる。議論の実施形態では、第２の銅層２６を使用して第３の相互接続線（図５および６に示す線２８および３０）を形成するが、ここでもやはり、アルミニウム、銅、タングステン、金、またはこれらの組合せを含む適当な任意の相互接続配線材料を、第２の相互接続層２６に対して使用することができる。ただし適当な配線材料はこれらに限定されるわけではない。さらに、第２の相互接続層２６が相互接続線１６、１７と同じ材料を含んでもよいし、あるいは異なる材料を含んでもよい。
【００２９】
一実施形態では、図５に示すように第２の銅層２６を第２のバリア金属２４のレベルまで平坦化して、第３の銅線２８を形成する。構造の周囲の導電性バリア層２０、２４を切るために１枚のマスクが必要である。図６に示す他の実施形態では、第２の銅層２６を第１および第２の銅線１６、１７のレベルまで平坦化して、第３の銅線３０を形成する。
【００３０】
したがって本発明の方法は、製造が単純であり、必要な処理段階の数が最小限ですみ、集積回路製造で既に使用されている材料および機器を使用するという利点を有する。本発明の方法は、トレンチ１８の作成に１枚のフォトマスクおよび１段階のエッチング、導電性バリア層および第３の導線の布設に４段階の付着、ならびに１段階の平坦化（例えば化学機械研磨）を利用する。さらに本発明の方法は、下にあるシリコン基板中にデバイスを製造する一連の段階を変更する必要のないＢＥＯＬ処理を利用する。
【００３１】
本発明のキャパシタ構造は、表面積を大きくし、したがってキャパシタンスを増大させるために、格子状またはストライプ状波形パターンにパターン形成される。図８に示すように、第１および第２の導線１６、１７が接地バスの働きをし、第３の導線３０がＶｄｄ供給バスの働きをする、ストライプ状のパターンをパターン形成することができる。このストライプ列は、Ｖｄｄと接地を交互に切り換える電力バスに組み込まれ、減結合キャパシタンスを提供する。本発明のキャパシタ構造は、導電性バリア材料層から形成された垂直および水平の面を利用して、上部および下部プレートの面積を増大させ、したがってキャパシタンスを増大させる。
【００３２】
図９に、格子状パターンにパターン形成された本発明のキャパシタ構造を示す。第１および第２の導線１６、１７が相互に接続されて格子構造を形成し、第３の導線３０は、絶縁体層２２によって分離される。
【００３３】
本発明の減結合キャパシタ構造は有利にも、特別な信号、網およびレール用に選択された領域に形成することができ、特定の相互接続レベル内に限定することができる。本発明の減結合キャパシタ構造を、供電レール・ノイズに非常に弱い、チャージ・デバイダ・カスケーディング（ｃｈａｒｇｅ ｄｉｖｉｄｅｒ ｃａｓｃａｄｉｎｇ）用のダイナミック・ドミノ回路中で使用することもできる。本発明のキャパシタ構造は有利にも、周辺回路（Ｉ／Ｏ）領域中で使用することができる。この領域では、局所キャパシタンスが電気的な過大応力または静電放電電流を放電する手段を与え、電力レールまたは接地面への局所的な低インピーダンス分路を確立するのを助ける。本発明のキャパシタ構造の銅相互接続はさらに、銅相互接続の高い融解温度によって、エレクトリカル・ディスチャージ・インターコネクト・クリティカル・カレント・ツー・フェイラ（ｅｌｅｃｔｒｉｃａｌ ｄｉｓｃｈａｒｇｅ ｉｎｔｅｒｃｏｎｎｅｃｔ ｃｒｉｔｉｃａｌ ｃｕｒｒｅｎｔ ｔｏ ｆａｉｌｕｒｅ）（Ｉｃｒｉｔ）を助ける。銅線ではＩｃｒｉｔが２００パーセント改善し、銅バイア構造ではＩｃｒｉｔが３００パーセント改善することが示されているので、銅の使用は好ましい。
【００３４】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３５】
（１）能動デバイスを有する半導体基板の相互接続レベル面の上にある第１の絶縁体層と、
前記第１の絶縁体層中に形成され、トレンチによって分離された第１および第２の導線と
を備え、前記トレンチが、前記第１の絶縁体層ならびに前記第１および第２の導線の側壁によって画定され、
さらに、
前記第１および第２の導線の上にあって、前記第１および第２の導線を接続する第１の導電性バリア層と、
前記第１の導電性バリア層の上にある第２の絶縁体層と、
前記第２の絶縁体層の上にある第２の導電性バリア層と、
前記トレンチの中に配置され、前記第２の導電性バリア層の上にある第３の導線と
を備える集積回路相互接続レベル・キャパシタ。
（２）前記第１および第２の導線が平行である、上記（１）に記載のキャパシタ。
（３）前記第３の導線が平坦化され、前記第２の導電性バリア層が露出する、上記（１）に記載のキャパシタ。
（４）前記第３の導線が平坦化され、前記第１および第２の導線が露出する、上記（１）に記載のキャパシタ。
（５）前記第１、第２および第３の導線ならびに前記第１および第２の導電性バリア層がそれぞれ個別に、銅、アルミニウム、タングステン、金またはこれらの組合せから選択された金属を含む、上記（１）に記載のキャパシタ。
（６）前記第１、第２および第３の導線がそれぞれ銅を含む、上記（１）に記載のキャパシタ。
（７）前記平行な第１および第２の導線の下面および垂直面に配置されたバリア層をさらに備える、上記（１）に記載のキャパシタ。
（８）前記バリア層がタンタルを含む、上記（６）に記載のキャパシタ。
（９）前記第１および第２の絶縁体層が窒化シリコン、二酸化シリコン、ポリイミドまたはこれらの組合せを含む、上記（１）に記載のキャパシタ。
（１０）集積回路相互接続レベル・キャパシタを形成する方法であって、
能動デバイスを有する半導体基板の相互接続レベル面の上に第１の絶縁体層を付着させる段階と、
前記第１の絶縁体層中に第１および第２の導線を形成する段階と、
前記第１の絶縁体層をエッチングして、前記第１の導線と前記第２の導線の間の前記第１の絶縁体層中にトレンチを形成する段階と、
前記第１および第２の導線ならびに前記トレンチの上に第１の導電層を付着させる段階と、
前記第１の導電層の上に第２の絶縁体層を付着させる段階と、
前記第２の絶縁体層の上に第２の導電層を付着させる段階と、
前記トレンチ中に配置され、前記第２の導電性バリア層の上にある第３の導線を形成する段階
を含む方法。
（１１）前記第１の絶縁体層中に平行な第１および第２の導線を形成する段階を含む、上記（１０）に記載の方法。
（１２）前記第３の導線を平坦化して前記第２の導電性バリア層を露出させる段階をさらに含む、上記（１０）に記載の方法。
（１３）前記第３の導線を平坦化して前記第１および第２の導線を露出させる段階をさらに含む、上記（１０）に記載の方法。
（１４）前記平坦化段階が、化学機械研磨、反応性イオン・エッチング、プラズマ・エッチング、湿式化学エッチングまたはこれらの組合せを含む、上記（１２）または（１３）に記載の方法。
（１５）前記第１および第２の導線の下面および垂直面にバリア層を配置する段階をさらに含む、上記（１０）に記載の方法。
（１６）前記バリア層がタンタルを含む、上記（１５）に記載の方法。
（１７）前記第１、第２および第３の導線ならびに前記第１および第２の導電性バリア層がそれぞれ個別に、銅、アルミニウム、タングステン、金またはこれらの組合せから選択された金属を含む、上記（１０）に記載の方法。
（１８）前記第１、第２および第３の導線がそれぞれ銅を含む、上記（１０）に記載の方法。
（１９）前記第１および第２の絶縁体層が窒化シリコン、二酸化シリコン、ポリイミドまたはこれらの組合せを含む、上記（１０）に記載の方法。
【図面の簡単な説明】
【図１】本発明の金属−金属キャパシタの代替実施形態の形成の最初の段階を示す断面図である。
【図２】本発明の金属−金属キャパシタの代替実施形態の形成の図１の段階に続く段階を示す断面図である。
【図３】本発明の金属−金属キャパシタの代替実施形態の形成の図２の段階に続く段階を示す断面図である。
【図４】本発明の金属−金属キャパシタの代替実施形態の形成の図３の段階に続く段階を示す断面図である。
【図５】本発明の金属−金属キャパシタの代替実施形態の形成の図４の段階に続く段階を示す断面図である。
【図６】本発明の金属−金属キャパシタの代替実施形態の形成の図５の段階に続く段階を示す断面図である。
【図７】本発明の方法の２つの代替実施形態のプロセス段階を示すプロセス図である。
【図８】ストライプ状パターンを形成するレイアウト設計で電力バスに組み込まれた本発明のキャパシタの透視図である。
【図９】格子状パターンを形成するレイアウト設計の本発明のキャパシタの上面図である。
【符号の説明】
１０ シリコン基板
１１ 基板表面
１２ インターレベル誘電絶縁体層
１４ バリア・フィルム
１６ 銅相互接続線
１７ 銅相互接続線
１８ トレンチ
２０ 第１の導電性バリア層
２２ 薄いインターレベル誘電絶縁体層
２４ 第２の導電性バリア層
２６ 第２の銅相互接続層
２８ 第３の銅相互接続線
３０ 第３の銅相互接続線
Claims (19)
- 能動デバイスを有する半導体基板の表面の上にある第１の絶縁体層と、
前記第１の絶縁体層中に形成され、トレンチによって分離された第１および第２の導線と
を備え、前記トレンチが、前記第１の絶縁体層ならびに前記第１および第２の導線の側壁によって画定され、
さらに、
前記第１および第２の導線の上にあって、前記第１および第２の導線を接続する第１の導電性バリア層と、
前記第１の導電性バリア層の上にある第２の絶縁体層と、
前記第２の絶縁体層の上にある第２の導電性バリア層と、
前記トレンチの中に配置され、前記第２の導電性バリア層の上にある第３の導線と
を備える集積回路相互接続レベル・キャパシタ。 - 前記第１および第２の導線が平行である、請求項１に記載のキャパシタ。
- 前記第３の導線が平坦化され、前記第２の導電性バリア層が露出する、請求項１に記載のキャパシタ。
- 前記第３の導線が平坦化され、前記第１および第２の導線が露出する、請求項１に記載のキャパシタ。
- 前記第１、第２および第３の導線ならびに前記第１および第２の導電性バリア層がそれぞれ個別に、銅、アルミニウム、タングステン、金またはこれらの組合せから選択された金属を含む、請求項１に記載のキャパシタ。
- 前記第１、第２および第３の導線がそれぞれ銅を含む、請求項１に記載のキャパシタ。
- 前記平行な第１および第２の導線の下面および垂直面に配置されたバリア層をさらに備える、請求項１に記載のキャパシタ。
- 前記バリア層がタンタルを含む、請求項６に記載のキャパシタ。
- 前記第１および第２の絶縁体層が窒化シリコン、二酸化シリコン、ポリイミドまたはこれらの組合せを含む、請求項１に記載のキャパシタ。
- 集積回路相互接続レベル・キャパシタを形成する方法であって、
能動デバイスを有する半導体基板の表面の上に第１の絶縁体層を付着させる段階と、
前記第１の絶縁体層中に第１および第２の導線を形成する段階と、
前記第１の絶縁体層をエッチングして、前記第１の導線と前記第２の導線の間の前記第１の絶縁体層中にトレンチを形成する段階と、
前記第１および第２の導線ならびに前記トレンチの上に第１の導電性バリア層を付着させる段階と、
前記第１の導電性バリア層の上に第２の絶縁体層を付着させる段階と、
前記第２の絶縁体層の上に第２の導電性バリア層を付着させる段階と、
前記トレンチ中に配置され、前記第２の導電性バリア層の上にある第３の導線を形成する段階
を含む方法。 - 前記第１の絶縁体層中に平行な第１および第２の導線を形成する段階を含む、請求項１０に記載の方法。
- 前記第３の導線を平坦化して前記第２の導電性バリア層を露出させる段階をさらに含む、請求項１０に記載の方法。
- 前記第３の導線を平坦化して前記第１および第２の導線を露出させる段階をさらに含む、請求項１０に記載の方法。
- 前記平坦化段階が、化学機械研磨、反応性イオン・エッチング、プラズマ・エッチング、湿式化学エッチングまたはこれらの組合せを含む、請求項１２または１３に記載の方法。
- 前記第１および第２の導線の下面および垂直面にバリア層を配置する段階をさらに含む、請求項１０に記載の方法。
- 前記バリア層がタンタルを含む、請求項１５に記載の方法。
- 前記第１、第２および第３の導線ならびに前記第１および第２の導電性バリア層がそれぞれ個別に、銅、アルミニウム、タングステン、金またはこれらの組合せから選択された金属を含む、請求項１０に記載の方法。
- 前記第１、第２および第３の導線がそれぞれ銅を含む、請求項１０に記載の方法。
- 前記第１および第２の絶縁体層が窒化シリコン、二酸化シリコン、ポリイミドまたはこれらの組合せを含む、請求項１０に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/499,577 US6384468B1 (en) | 2000-02-07 | 2000-02-07 | Capacitor and method for forming same |
| US09/499577 | 2000-02-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001223340A JP2001223340A (ja) | 2001-08-17 |
| JP3566658B2 true JP3566658B2 (ja) | 2004-09-15 |
Family
ID=23985799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001014867A Expired - Fee Related JP3566658B2 (ja) | 2000-02-07 | 2001-01-23 | キャパシタおよびその形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6384468B1 (ja) |
| JP (1) | JP3566658B2 (ja) |
| KR (1) | KR100402819B1 (ja) |
| CN (1) | CN1153292C (ja) |
| TW (1) | TW512480B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6446317B1 (en) * | 2000-03-31 | 2002-09-10 | Intel Corporation | Hybrid capacitor and method of fabrication therefor |
| EP1328973A2 (en) * | 2000-10-03 | 2003-07-23 | Broadcom Corporation | High-density metal capacitor using dual-damascene copper interconnect |
| JP4613416B2 (ja) * | 2000-11-28 | 2011-01-19 | 日本電気株式会社 | 半導体装置およびその実装方法 |
| US6847077B2 (en) * | 2002-06-25 | 2005-01-25 | Agere Systems, Inc. | Capacitor for a semiconductor device and method for fabrication therefor |
| JP5058597B2 (ja) | 2003-06-20 | 2012-10-24 | エヌエックスピー ビー ヴィ | 電子デバイス、アセンブリ、電子デバイスの製造方法 |
| CN100365798C (zh) * | 2003-06-20 | 2008-01-30 | 皇家飞利浦电子股份有限公司 | 电子器件、组件及制造电子器件的方法 |
| KR100598259B1 (ko) * | 2003-07-31 | 2006-07-07 | 동부일렉트로닉스 주식회사 | 반도체의 하이브리드 레이어 배선 형성방법 |
| WO2005069372A1 (en) * | 2003-12-18 | 2005-07-28 | International Business Machines Corporation | Carbon nanotube conductor for trench capacitors |
| US7282404B2 (en) | 2004-06-01 | 2007-10-16 | International Business Machines Corporation | Inexpensive method of fabricating a higher performance capacitance density MIMcap integrable into a copper interconnect scheme |
| JP4890769B2 (ja) * | 2005-02-07 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2006228943A (ja) * | 2005-02-17 | 2006-08-31 | Nec Electronics Corp | 半導体装置および半導体装置の製造方法 |
| US7420793B2 (en) * | 2006-01-12 | 2008-09-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Circuit system for protecting thin dielectric devices from ESD induced damages |
| US20100038752A1 (en) * | 2008-08-15 | 2010-02-18 | Chartered Semiconductor Manufacturing, Ltd. | Modular & scalable intra-metal capacitors |
| FR2957717B1 (fr) | 2010-03-22 | 2012-05-04 | St Microelectronics Sa | Procede de formation d'une structure de type metal-isolant-metal tridimensionnelle |
| US11437312B2 (en) | 2020-02-07 | 2022-09-06 | International Business Machines Corporation | High performance metal insulator metal capacitor |
| US11715594B2 (en) | 2021-05-27 | 2023-08-01 | International Business Machines Corporation | Vertically-stacked interdigitated metal-insulator-metal capacitor for sub-20 nm pitch |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2526225B1 (fr) | 1982-04-30 | 1985-11-08 | Radiotechnique Compelec | Procede de realisation d'un condensateur integre, et dispositif ainsi obtenu |
| US4954927A (en) | 1988-09-16 | 1990-09-04 | Samsung Electronics Co., Ltd. | Double capacitor and manufacturing method thereof |
| US5973910A (en) * | 1991-12-31 | 1999-10-26 | Intel Corporation | Decoupling capacitor in an integrated circuit |
| US5406447A (en) | 1992-01-06 | 1995-04-11 | Nec Corporation | Capacitor used in an integrated circuit and comprising opposing electrodes having barrier metal films in contact with a dielectric film |
| US5313089A (en) | 1992-05-26 | 1994-05-17 | Motorola, Inc. | Capacitor and a memory cell formed therefrom |
| US5208725A (en) | 1992-08-19 | 1993-05-04 | Akcasu Osman E | High capacitance structure in a semiconductor device |
| US5339212A (en) | 1992-12-03 | 1994-08-16 | International Business Machines Corporation | Sidewall decoupling capacitor |
| JP2919241B2 (ja) | 1993-09-13 | 1999-07-12 | 日本電気株式会社 | 電源配線 |
| US5563762A (en) | 1994-11-28 | 1996-10-08 | Northern Telecom Limited | Capacitor for an integrated circuit and method of formation thereof, and a method of adding on-chip capacitors to an integrated circuit |
| US5576240A (en) | 1994-12-09 | 1996-11-19 | Lucent Technologies Inc. | Method for making a metal to metal capacitor |
| JP3160198B2 (ja) | 1995-02-08 | 2001-04-23 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | デカップリング・コンデンサが形成された半導体基板及びこれの製造方法 |
| US5872697A (en) | 1996-02-13 | 1999-02-16 | International Business Machines Corporation | Integrated circuit having integral decoupling capacitor |
| US5998256A (en) * | 1996-11-01 | 1999-12-07 | Micron Technology, Inc. | Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry |
| US6251740B1 (en) * | 1998-12-23 | 2001-06-26 | Lsi Logic Corporation | Method of forming and electrically connecting a vertical interdigitated metal-insulator-metal capacitor extending between interconnect layers in an integrated circuit |
| US6222218B1 (en) * | 1998-09-14 | 2001-04-24 | International Business Machines Corporation | DRAM trench |
| US20010013660A1 (en) * | 1999-01-04 | 2001-08-16 | Peter Richard Duncombe | Beol decoupling capacitor |
| US6346454B1 (en) * | 1999-01-12 | 2002-02-12 | Agere Systems Guardian Corp. | Method of making dual damascene interconnect structure and metal electrode capacitor |
| US6291848B1 (en) * | 1999-01-13 | 2001-09-18 | Agere Systems Guardian Corp. | Integrated circuit capacitor including anchored plugs |
| US6259128B1 (en) * | 1999-04-23 | 2001-07-10 | International Business Machines Corporation | Metal-insulator-metal capacitor for copper damascene process and method of forming the same |
| US6228707B1 (en) * | 1999-06-21 | 2001-05-08 | Philips Semiconductors, Inc. | Semiconductor arrangement having capacitive structure and manufacture thereof |
| US6322903B1 (en) * | 1999-12-06 | 2001-11-27 | Tru-Si Technologies, Inc. | Package of integrated circuits and vertical integration |
| US6323099B1 (en) * | 2000-02-02 | 2001-11-27 | Advanced Micro Devices | High k interconnect de-coupling capacitor with damascene process |
-
2000
- 2000-02-07 US US09/499,577 patent/US6384468B1/en not_active Expired - Fee Related
- 2000-10-25 TW TW089122495A patent/TW512480B/zh not_active IP Right Cessation
-
2001
- 2001-01-22 KR KR10-2001-0003512A patent/KR100402819B1/ko not_active IP Right Cessation
- 2001-01-23 JP JP2001014867A patent/JP3566658B2/ja not_active Expired - Fee Related
- 2001-02-06 CN CNB011029080A patent/CN1153292C/zh not_active Expired - Fee Related
- 2001-10-26 US US10/046,595 patent/US6635548B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6635548B2 (en) | 2003-10-21 |
| US6384468B1 (en) | 2002-05-07 |
| CN1308376A (zh) | 2001-08-15 |
| TW512480B (en) | 2002-12-01 |
| JP2001223340A (ja) | 2001-08-17 |
| KR100402819B1 (ko) | 2003-10-22 |
| US20020151150A1 (en) | 2002-10-17 |
| KR20010078043A (ko) | 2001-08-20 |
| CN1153292C (zh) | 2004-06-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7821051B2 (en) | MIM capacitor and method of fabricating same | |
| JP3566658B2 (ja) | キャパシタおよびその形成方法 | |
| US6646323B2 (en) | Zero mask high density metal/insulator/metal capacitor | |
| US6342734B1 (en) | Interconnect-integrated metal-insulator-metal capacitor and method of fabricating same | |
| US7329939B2 (en) | Metal-insulator-metal capacitor and method of fabricating same | |
| US7385241B2 (en) | Vertical-type capacitor structure | |
| JP5568494B2 (ja) | 集積回路キャパシタ構造 | |
| US6838717B1 (en) | Stacked structure for parallel capacitors and method of fabrication | |
| KR20000053364A (ko) | Ｂｅｏｌ 감결합 커패시터 | |
| KR100642749B1 (ko) | Ｍｉｍ 커패시터의 제조 방법 및 ｍｉｍ 커패시터 | |
| US20170148869A1 (en) | Integrated circuit comprising a metal-insulator-metal capacitor and fabrication method thereof | |
| US20100090308A1 (en) | Metal-oxide-metal capacitors with bar vias | |
| US11715757B2 (en) | Three-dimensional metal-insulator-metal (MIM) capacitor | |
| KR100572828B1 (ko) | 엠아이엠 캐패시터를 갖는 반도체 소자의제조방법 | |
| US10083958B2 (en) | Deep trench metal-insulator-metal capacitors | |
| US7960811B2 (en) | Semiconductor devices and methods of manufacture thereof | |
| US6800923B1 (en) | Multilayer analog interconnecting line layout for a mixed-signal integrated circuit | |
| EP2738827B1 (en) | MIMCAP structure in a semiconductor device package | |
| US8748257B2 (en) | Semiconductor devices and methods of manufacture thereof | |
| CN104022015A (zh) | Mim双电容器结构及其制造方法 | |
| KR100650192B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
| KR100642464B1 (ko) | 높은 커패시턴스를 갖는 금속-절연체-금속 커패시터 및 그제조 방법 | |
| KR100955836B1 (ko) | 반도체 소자의 커패시터 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040325 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040603 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040610 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080618 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080618 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090618 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110618 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110618 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120618 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120618 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 9 |
|
| S802 | Written request for registration of partial abandonment of right |
Free format text: JAPANESE INTERMEDIATE CODE: R311802 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |