JP5058597B2 - 電子デバイス、アセンブリ、電子デバイスの製造方法 - Google Patents

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Description

本発明は、第１の面と、第２の面とを有する半導体基板を備える電子デバイスであって、前記半導体基板には、第１の面から第２の面へと半導体基板を貫通して延びる垂直相互接続部と、キャパシタとが設けられ、第１の側にキャパシタが存在する電子デバイスに関する。
また、本発明は、電子デバイスを有するアセンブリに関する。
更に、本発明は、そのような電子デバイスを製造する方法に関する。
そのような電子デバイスは欧州特許出願公開第１５４４８１号明細書から周知である。周知のデバイスは、好ましくはシリコンである耐熱絶縁体から成り或いはガラスや樹脂から成るインターポーザである。レーザを用いて貫通孔が形成される。その後、デバイスの第１の面および第２の面の両方に配線パターンが形成される。前記配線パターンは、貫通孔の側壁で延びており、したがって、垂直相互接続部を形成している。実装基板に接続するため、金または半田バンプが第２の面に付けられても良い。基板の第１の面にはキャパシタが存在している。キャパシタは、第１の電極と第２の電極との間に誘電体が挟まれた薄膜キャパシタである。第１の電極は、ここでは、配線パターンの一部を形成する。誘電体層は、好ましくは、例えばストロンチウムチタン酸化物やチタンジルコン酸鉛等の強誘電体物質によって形成される。したがって、高い容量密度を有するキャパシタが得られる。
しかしながら、周知のデバイスの欠点は、強誘電体物質を付けることにより、処理に対して更なる条件および要件が求められるという点である。一般に、プラチナや導電酸化物等の特定の金属層が、そのような強誘電体物質を有するキャパシタのための電極材料として付けられる。強誘電体物質を形成して焼結した後に減少環境で後処理を行なうことが他の手法として考えられる。しかしながら、高温でのこの後処理は、未だ完全に開発されておらず、デバイス中の全ての層が付けられた状態および温度に耐えることができなければならないという問題を有している。また、強誘電体物質は層間剥離およびクラックの影響を受ける。これは、特に、第１の下部電極が配線パターンの一部を形成し、したがって、第１の下部電極が比較的粗い表面を有していると考え得る場合である。
したがって、本発明の目的は、冒頭で前述した種類の電子デバイスであって、基板を貫通する電気的な接続部と容量密度が高いキャパシタの存在とを組み合わせるとともに、信頼性のある製造可能な電子デバイスを提供することである。
この目的は、本発明では、キャパシタが複数のトレンチを備える垂直トレンチキャパシタであり、これらのトレンチ内には第１の導電面と第２の導電面との間に誘電材料層が存在し、前記誘電材料層が前記基板と前記垂直相互接続部との間の絶縁体としても使用されるという点で達成される。
垂直キャパシタは、高いキャパシタンスを与えるための強誘電体キャパシタに代わるものである。高いキャパシタンスは、ここでは、表面積の増大によって達成される。これらは、それ自体周知であり、例えば米国特許第４，０１７，８８５号明細書により知られている。しかしながら、垂直キャパシタは、強誘電体キャパシタと直接に置き換わることができない。貫通孔を形成し且つ垂直キャパシタのトレンチを形成するために同じプロセスが必要であるが、異なるパラメータ設定を伴う。そのため、トレンチキャパシタの製造と垂直相互接続部の製造とを組み合わせることができず、その後に組み合わされなければならない。
この後処理は、垂直相互接続部を適切に基板から絶縁しなければならないため、問題があるようにも思える。最初に垂直キャパシタが形成される場合には、相互接続部、キャパシタ、他の層をエッチング液体またはエッチングガスから確実に保護しなければならない。エッチング液体またはガスは、基板とパターニングされた層との間の界面を簡単に開口させてしまう場合があり、それに伴って、汚染、層間剥離、他の望ましくない結果が生じてしまう。最初に垂直相互接続部を形成した後にトレンチを形成するといった逆の順番も利用できないと思われる。堆積させた材料の大部分を、垂直相互接続部を通じて除去するだけでなく、垂直キャパシタに導電面を形成するための注入ステップも必要になり、これが垂直相互接続部の構造に悪影響を及ぼしてしまう。
ここで、本発明の識見は、トレンチの誘電材料を垂直相互接続部のための絶縁材料としても使用することにより、垂直キャパシタおよび垂直相互接続部の両方を良好な結果をもって組み合わせることができるということである。したがって、基板の第１の面だけでなく第２の面でも行なわれるステップにより、垂直な要素の両方が同時に処理される。
結果として得られるデバイスは、従来技術を超えるかなりの利益を有する。すなわち、まず第一に、当該デバイスに適切な高周波特性をもたせることができる。絶縁材料により、基板を通じて流れる寄生電流が少なくともかなりの程度まで防止される。この絶縁材料は、マスクが無くても且つ熱酸化物層を含まなくても、効果的に堆積させることができる。
垂直相互接続部の存在により、グランドに対する非常に短い接続部を形成することができる。グランドに対する短い接続部は、ＲＦ用途においては重要である。これは、グランドが基準となるからである。相互接続部のインピーダンスに起因してグランドが適切に接地されていなければ、ＲＦ構造全体が有害に機能する場合がある。また、信号ラインのための短い接続部はインピーダンスを減らす。これは、とりわけ、信号ラインが短いだけでなく、寄生的挙動を最小限に抑え或いはマイクロストリップ挙動を成す場所に信号ラインを設けることができるからこそ言えることである。
また、第１の面に加えられる任意の集積回路のためのデカップリングコンデンサとして高容量キャパシタを使用することができる。これにより、必要な外部接点の数が劇的に減少する。結局、本発明のキャパシタは、平面キャパシタと比べて抵抗が低い。これは、とりわけ２０ｎＦ以上の大きな容量値について言えることであり、また、特に４０ｎＦを超えるキャパシタについて言えることである。
更に、本発明のデバイスにおける１または複数のキャパシタを更に多くの用途で使用できることは有益である。ストロンチウムチタン酸化物等の強誘電体キャパシタは誘電吸収を示す。この結果として、ＰＬＬ機能のためにそのようなキャパシタを有する開ループトランシーバは、所要の性能を与えない。例えばシリコン窒化物やシリコン酸化物等の他の誘電体を有するキャパシタは、この問題を有していない。また、現在利用可能な範囲の薄膜強誘電体層の誘電率の温度安定性は、トランシーバの用途あるいはトランシーバと組み合わせた用途においては、決して最適ではない。
従来技術における利点と比べた本発明のデバイスの他の利点は、任意の所望の容量値を与えることができるという点である。大きな容量値が必要な場合には、キャパシタが多数の垂直トレンチを備える。垂直キャパシタの上部の表面領域を相互接続、レジスタ、インダクタ等のために使用できるため、大きなキャパシタは、新たな設計を生じさせない。また、標準的なデザインルールを順守しつつ僅かに異なる値を有するキャパシタを形成することは非常に容易である。
好ましい実施形態において、相互接続部のトレンチは、導電材料でほぼ満たされる。このトレンチの充填により、垂直相互接続部のインピーダンスが更に減少する。なお、そのような充填は、従来技術の欧州特許出願公開第１５４４８１号明細書において予測されない。この理由は、貫通孔の実際の直径において見出されなければならない。相互接続部のトレンチはキャパシタのそれよりも一般的に幅広いが、それらを形成するためのエッチング技術は、比較的小さい直径を可能にする。そのような小さい直径において、導電材料は、最初に側壁を覆い、その後、トレンチを満たす。また、垂直相互接続部の製造は、一般に、２段階のプロセスで行なわれる。この場合、一方の面から第１のエッチングが行なわれ、その後、反対の面からトレンチが開口される。この製造技術により、ビアをそれが開口される前に途中まで既に満たすことができる。
更なる実施形態において、垂直相互接続部は、基板を貫通する複数の平行な貫通孔を備え、これらの各貫通孔は導電材料で満たされる。この構成により、非常に低いインピーダンスを与えることができる。平行な回路により抵抗が減少するだけでなく、寄生インダクタンスを生じさせる垂直相互接続部内での円電流が最小限に抑えられる。他の利点は、充填材料がキャパシタの第２の導電面の材料と同じであっても良いという点である。これにより、プロセスの工程数が減少する。適した充填材料は、従来のドーパントがドーピングされた多結晶シリコンである。
他の適切な実施形態においては、接地のために第１の垂直相互接続部が使用され、信号送信のために第２の垂直相互接続部が使用される。接地および信号送信は、デバイスが無線周波数用途において使用される場合には、介在基板の機能の重要な態様である。垂直相互接続部を使用すると、これらの機能を見事に満たすことができる。
更なる実施形態において、第１および第２の垂直相互接続部は、同軸構造を形成するように構成される。同軸構造はマイクロストリップの一例である。そのようなマイクロストリップにより、非常に僅かなインピーダンスでの信号送信が可能になる。垂直相互接続部が充填されるため、垂直相互接続部の端部において基板の第２の面に接続パッドが設けられても良い。プリント回路基板への接続のため、そのような接点パッド上に半田球を設けることができる。第１の面において、基板は、一般に、一対の層から成る相互接続構造で覆われる。これにより、各垂直相互接続部を短絡させることなく接触させることができる。また、同軸構造は、相互接続構造中で、送信ラインまたはコプラナー導波管等の任意の他のタイプのマイクロストリップに変えられても良い。相互接続構造の目的は、キャパシタと存在する任意のレジスタおよび／またはインダクタとの接触だけでなく、集積回路のバンプに適合するように信号経路を別の経路に切り換えることである。
他の実施形態においては、基板の第２の面に集積回路が形成されている。この選択肢により、更に機能性を統合させることができる。この場合、基板の第１の面には、垂直キャパシタに隣接しておよび／または垂直キャパシタ上にデバイスの接続パッドが設けられる。この実施形態は、スマートカードの用途において特に適していると思われる。この考え方の利点は、別個の空間を必要とすることなく集積回路と同じ基板上に非常に大きなデカップリングキャパシタを設けることができるという点である。そのようなデカップリングキャパシタは内部電源回路の一部である。このキャパシタにより、特定のデカップリング期間中に、任意の外部電源のスマートカードの分離が可能になる。この場合、デカップリング期間は、セキュリティ関連の操作を行なうために使用される。このように非常に大きいデカップリングキャパシタによれば、デカップリング期間を延ばすことができると同時に、表面積を更に必要としないで済む。デカップリングキャパシタのこの構成は、セキュリティの観点から更に有利である。現状では、キャパシタおよび任意のデータ処理部の両方がスマートカードＩＣの外側にあるため、権限のない者から攻撃や悪用を受けやすい。キャパシタを他の面に置き換えることにより、２つの面の一方だけが外側に存在する。更なる実施形態において、デバイスは、スクラッチ保護不透明層を更に備えている。「セキュリティコーティング」とも呼ばれるそのような層は、特に、集積回路の内部へのアクセスを防止することを目的としている。コーティングは、例えば、ゾリゲル処理によって設けられる埋め込み粒子を有するセラミック層である。集積回路上、キャパシタ上、または、両側上には、セキュリティコーティングを加えることができる。この実施形態においては、言うまでも無く、垂直キャパシタの誘電材料が垂直相互接続部の絶縁体の材料と同じである必要は必ずしもない。
更なる実施形態は、電子デバイスの特性を向上させるのに適している。基板は、垂直キャパシタに隣接して存在し且つ寄生電流に対する保護としての機能を果たす高オーム領域を備えていても良い。そのような高オーム領域は、垂直キャパシタを取り囲むことができるとともに、基板の第１の側から第２の側へと延びていることが好ましい。「高オーム領域」とは、通常、５００Ω／ｃｍを超える領域、好ましくは１５００Ω／ｃｍを超える領域であると理解されている。そのような領域は、基板を通じた任意の種類の相互作用に対するバリアとしての機能を果たす。これは、誘導相互作用の減少において特に有益である。
垂直キャパシタに加えて、基板の第１の面に平面キャパシタが存在していても良い。垂直キャパシタは一般に３０ｎＦ／ｍｍ２程度以上の容量密度を有しているのに対し、平面キャパシタは、１〜５ｎＦ／ｍｍ２程度の容量密度を有している。これにより、所望の容量を更に細かく調整することができる。また、そのようなキャパシタの存在により、実質的な再設計を要することなく電子デバイスを複数の用途において適用することができる。
当業者であれば分かるように、基板の第１の面および／または第２の面には多くの他の素子が存在し得る。このような素子としては能動デバイスおよび受動デバイスの両方を挙げることができる。この場合、能動デバイスは一般に基板中に設けられ、受動デバイスは基板上に設けられる。また、保護層または特定のパッケージが設けられても良い。デバイスとプリント回路基板等の任意のキャリアとの間の熱膨張差をうまく処理するため、キャリアに取り付けられる側にベンゾシクロブテン等のアンダフィル層または保護層を設けることができる。
更なる選択肢として、特定の半導体デバイスが基板の空洞内に組み付けられる。半導体デバイスの裏面は、基板の局所的な除去により、ヒートシンクに対して露出されていても良い。基板のそのような局所的な除去は、垂直相互接続部を形成するまたは開口させるための第２の面からのエッチングと同じステップで実現できる。そのようなプロセスの更に詳細な説明は、早期公開されていない欧州特許出願第０３１０１７２９．６号（ＰＨＮＬ０３０６５９）で与えられており、これを参照することにより本願に組み込まれる。これにより、基板材料が異なるデバイスを、任意のボンディングワイヤまたは半田球を形成する必要がない１つの相互接続構造と組み合わせることができる。これは、アセンブリの作業が減少するという実用的な利点に加え、無線周波数用途において機能的な利点を有している。
本発明のデバイスは、半導体デバイスとともに１つのアセンブリへと組み立てられることが望ましい。半導体デバイスは、基板の第１の面または第２の面に対して取り付けられる。デバイスを接触させるため、フリップチッププロセスまたはワイヤボンディングを使用することができ、また、随意的には、他の表面実装技術を使用することができる。フリップチッププロセスは、ここでは、低インピーダンスを考慮することが好ましい。フリップチッププロセスにおける半田バンプまたは金属バンプは、利用可能なプロセスおよび所望のピッチに対応して選択することができる。その後、半導体デバイスは保護層とともにオーバーモールドすることができる。また、基板と反対側を向く側にヒートスプレッダを設けることもできる。基板の選択された面には、１つではなく、複数の半導体および他の電子デバイスを設けることができる。適した半導体デバイスの例としては、適切に機能するためのデカップリングキャパシタを必要とするデバイス、例えば、電力増幅器、トランシーバＩＣ、電圧制御オシレータを挙げることができる。更なる電子デバイスは、半導体デバイスと協働して機能的なサブシステムを形成するデバイスであっても良い。この例は、ＥＳＤ／ＥＭＩ保護デバイス、帯域通過フィルタ、例えばＢＡＷフィルタ、インピーダンスマッチング回路である。
アセンブリは、デジタル信号処理において更に適している。そのようなアセンブリにおいて、半導体デバイスは、集積された或いは別個のメモリユニットを有するマイクロプロセッサである。また、電源信号生成器が設けられる。ここで、垂直キャパシタは、デカップリングの目的および電力超過または電力降下を抑える目的を持つデジタル信号処理のバッファリング機能を有している。
また、本発明は、本発明のデバイスを製造する方法に関し、特に、第１の面と第２の面とを有し且つキャパシタと、前記第１の面から前記第２の面へと延びる垂直相互接続部とが設けられた半導体基板を備えるとともに、前記第１の面に前記キャパシタが存在し且つ第２の面にキャリアに接続される接点パッドが存在する電子デバイスを製造する方法に関する。
本発明の目的は、半導体製造と完全に組み合わせることができるそのような方法であって、第１の面および反対の第２の面で特定の材料を形成する必要がなく或いは広範囲にわたる処理を行なわずに済む方法を提供することである。
この目的は、方法が、
前記基板の前記第１の面からエッチングするステップを含む、基板中に第１のトレンチを形成するステップと、
前記基板の一方の面からエッチングすることにより前記基板中に第２のトレンチを形成するとともに、前記基板の他方の面から材料を除去することにより前記第２のトレンチを開口するステップと、
前記第１のトレンチに導電面を設けるステップと、
前記基板上に誘電材料層を付けることにより、少なくとも前記基板の前記第１の面と前記第１および第２のトレンチの内面とを覆うステップと、
前記第１のトレンチ内および前記第２のトレンチ内に導電材料を付けるステップであって、前記第１のトレンチの導電材料は、前記誘電材料層および前記導電面とともに、前記キャパシタを形成し、前記第２のトレンチの導電材料が前記垂直相互接続部を形成するステップと、
を含むという点で達成される。
本発明の方法によれば、垂直キャパシタを垂直相互接続部と組み合わせることができる。これは、キャパシタのトレンチが垂直相互接続部のトレンチと同時に形成されるという点で達成される。トレンチがその後に形成される基板構造は、以後、一体的な方法で処理され、それにより、誘電層および導電材料が設けられる。したがって、基板上へのトレンチの形成と、基板上への薄膜層および構造体の形成とが分けられる。これは、第２のトレンチ（垂直相互接続部におけるトレンチ）が基板の第１の面に所定の直径を有し、この直径が若干大きいが依然として第１のトレンチの直径に匹敵するという事実により可能となる。
基本的に、方法には２つの実施形態が存在する。すなわち、第１の実施形態において、プロセスは、１つのエッチングプロセスにおいて第１のトレンチおよび第２のトレンチを基板の第１の面から同時に形成することから始まる。その後、基板の第２の面から第２のトレンチが開口される。第２の実施形態において、プロセスは、基板の第２の面から第２のトレンチを形成することから始まり、その後、第１のトレンチが形成される。第２のトレンチが依然として第１の面まで延びていない場合には、第２のトレンチを開口するためにこのエッチングステップが使用されても良い。
第１のトレンチおよび第２のトレンチ内に導電材料を加えることは、これが同じ材料であることを意味するものではなく、第１および第２のトレンチの両方のために導電材料を加えることに関して共通のステップが存在することを意味するものでもない。第１のトレンチ内に設けられた導電材料が第２のトレンチ内でシード層を形成し、このシード層が電気メッキプロセスで厚肉化されるのが有益であると思われる。あるいは、第２のトレンチ、特に狭い部分が、例えば多結晶シリコン、ＴｉＮ、ＴｉＷ等の前記導電材料によって完全に満たされても良い。更なる他の実施形態において、第２のトレンチは、その端部のうちの一方にだけシードを形成し、その後に電気メッキすることにより満たされても良い。トレンチの小さな直径、すなわち第１の狭い部分に起因して、これらのトレンチはメッキプロセスにおいて直接に充填される。第２のトレンチの空洞状の大きな部分が電気メッキによって満たされても良い。第２のトレンチのこれらの空洞状の部分が第１のステップとして設けられる場合には、これらを直ちに導電材料で満たすことができる。この目的のため、ゾルゲル堆積（例えばＡｇの堆積）、電気メッキ、無電解メッキを含む様々な堆積技術を使用できる。
本発明を用いると、基板の第２の面で実行されるプロセスステップが第１の面で実行されるプロセスステップよりも低い分解能で行なわれるという点でプロセスの簡略化が達成されることは言うまでもない。結果として、任意の位置合わせの問題が実質的に防止される。また、第２の面でのステップ数が非常にわずかであると思われる。すなわち、基本的には、２つのリソグラフィック工程が存在する。すなわち、１つは、エッチングマスクを形成するためのステップであり、もう１つは、配線パターンを形成するためのステップである。この点においては、特に、ウェット化学エッチング、ウェット化学蒸着、電気メッキが有益なプロセスである。これは、多くの基板を槽中に配置できるためである。この場合、基板をその第１の面を下にして置く必要はない。任意の他の作業が行なわれる前に、基板の第２の面にエッチングマスクを設けることができる。これに伴い、汚染物質や損傷が防止される。垂直相互接続部が実質的に満たされる前であって且つ第１の面での処理が実質的に完了した後に、配線パターンを形成するためのマスクを設けることができる。その後、第１の面が保護層によって覆われることが好ましい。
以下、図面を参照しながら、本発明の電子デバイス、アセンブリ、方法のこれらの態様および他の態様について説明する。
図面は、一定の倍率で描かれておらず、また、単なる概略図である。異なる図面における同一の参照符号は、同一の部分を示している。
図１は、本発明の電子デバイス１００の第１の実施形態を断面図で示している。デバイス１００は、第１の面１と、反対に位置する第２の面２とを有する基板１０を備えている。第１の面１には、垂直相互接続部３０に加えて、垂直トレンチキャパシタ２０が露出して存在している。この実施形態の垂直相互接続部３０およびキャパシタ２０はいずれも複数のトレンチ２１，３１１，３１２，３１３を備えている。しかしながら、非常に好ましいとはいえ、これは原理上必要ない。垂直相互接続部３０は、第１の部分３１と、更に幅が広い寸法の第２の部分３２とを備えている。以下の説明から明らかとなるように、第１の部分３１は、第１の面１からの異方性エッチングにより形成されており、また、第２の部分３２は、第２の面２からのエッチング、特にウェット化学エッチングによって形成されている。デバイス１００は、第１および第２の面１，２の表面上およびトレンチ２１，３１，３２内に一対の層を備えている。垂直トレンチキャパシタ２０の下部電極を構成する第１の導電面２２は、ここには図示されていない。誘電材料から成る層１１が示されており、この層は略全面にわたって存在している。誘電材料から成る層１１上には、導電材料から成る層１２が存在している。この層は、例えばポリシリコンであるが、銅、ゾルゲル堆積銀、アルミニウム等の他の材料であっても良い。第１の面１において、キャパシタ２０および相互接続部３０には、この場合にはＡｌＣｕから成る更なるメタライゼーションが設けられている。層１２，１３は、相互接続層として使用することができるとともに、絶縁層により特定の位置で互いに分離されていても良い。相互接続部の第２の部分３２は、この場合には電気メッキされた銅から成る層１４によりその表面が覆われている。銅は、基板の第２の面２で延びており、配線パターンを形成している。層１４は、相互接続部３０の第２の部分を満たしていても良い。
図２は、方法の第１の実施形態における４つの段階を断面図で示している。この第１の実施形態により、第１の実施形態のデバイス１００が僅かな変化をもって形成される。
図２ａは、第１の面からのエッチングが行なわれた後における方法の第１段階を示している。ここでは、ドライエッチングが使用される。キャパシタの領域においては直径が１．５μｍで且つ３．５μｍ間隔の円形の開口を有するとともに垂直相互接続部の領域においては直径が１０μｍで且つ１４μｍ間隔の開口を有するマスクが使用された。このマスクは、１μｍの熱酸化物と１．３μｍのフォトレジストとの積層体を含んでいた。直径が１５０ｍｍの基板を使用して、ウエハレベルでドライエッチングが実行された。ウエハの抵抗率は、１０００〜１５００Ωｃｍの抵抗率を有する基板中の高オーム領域１８，１９を除き、１〜５ｍΩｃｍ程度であった。ウエハは、ＳＴＳのＡＳＥ（登録商標）誘導結合プラズマ（ＩＣＰ）反応装置内において室温でエッチングされた。一般的なエッチング条件は、１２〜１６ｍＴｏｒｒの圧力および２０℃のチャック温度であり、これにより、約０．６μｍ／分のエッチング速度が得られた。このプロセスを用いると、マクロ孔構造は、底部が丸みを帯び且つ孔深さの均一性が９７％を上回る滑らかな孔壁を特徴とする。直径が１．５μｍのマスク開口を用いたトレンチ２１は、深さが４０μｍとなり、直径が２μｍとなる。直径が１０μｍのマスク開口を用いたトレンチ３１１，３１２，３１３は、深さが２００μｍとなり、直径が１２μｍとなる。孔深さは、アンダーエッチングに起因して、マスク開口よりも僅かに大きい。そのため、マスクの開口の差が孔深さの差となり、この現象を本発明では有効に利用した。
図２ｂは、方法のこの第１の実施形態の第２段階を示している。エッチング後に、エッチングマスクを除去し、他のマスクを堆積させた。例えば窒化物であるこのマスクを介して、注入ステップが行なわれた。この注入ステップでは、トレンチ２１内に第１の導電面２２が形成された。マスクのレイアウトは、平面キャパシタの下部電極として使用される導電面４２も形成されるようになっていた。寄生電流を極力防止するため、導電面２２，４２間には高オーム領域１８が存在している。また、第１の導電面２２の電気的な接続を可能にするため、導電面２２に接続した状態でパッド２３も形成されている。予め堆積されたケイ酸リンガラス層からのＰ拡散（Ｐインディフュージョン）を使用した。その後、１％（ｖ／ｖ）ＨＦ中でウェットエッチング（湿式エッチング）によりケイ酸ガラス層を除去した。
図２ｃは、この方法の第１の実施形態における第３段階を示している。その第１のステップでは、ウェット化学エッチングによって基板１０の第２の面２から垂直相互接続部３０が開口された。これにより、相互接続部３０の第２の部分３２が得られた。ここでは、ＫＯＨエッチングを使用した。相互接続部を開口するための他の方法としては、パワーブラスト処理またはレーザ処理を挙げることができる。加えて、基板の第２の面に露光マスクを設けた。なお、同じステップにおいて、基板１０の第２の面２に鋸レーンを形成することもできる。これにより、基板を複数の個々のデバイスに分離することが容易になり、それにより、ソーイング以外の方法を使用できるようになる。
第２の部分３２を形成した後、誘電層１１を堆積させた。誘電層１１は、この実施形態では、熱酸化物（５ｎｍ）と、ＬＰＣＶＤ窒化物（２０ｎｍ）と、ＬＰＣＶＤ ＴＥＯＳによって蒸着された酸化物層（５ｎｍ）とから成る公称３０ｎｍの「ＯＮＯ」誘電層積層体であった。この層はマスクを用いることなく堆積され、それにより、デバイスの全面が誘電層１１で覆われた。
他の実施形態において、垂直相互接続部３０は、第２の面からのウェット化学エッチングによって開口されず、基板の一部の除去によって開口される。これは、研削および／または化学機械研磨よって行なうことができる。研削および／または研磨工程は、トレンチ３１１〜３１３への犠牲層の充填、特にそれ自体周知のスピンオンガラス材料の充填と組み合わせることが特に好ましい。これにより、垂直相互接続部３０を開口させる前に、基板１０の第１の面１で薄膜構造を仕上げることができ、一方、同時に、第１の面１が比較的平らな面を構成する。第２の面から垂直相互接続部３０を開口させた後、穏やかなエッチング処理によりスピンオンガラス材料を除去することができ、存在している範囲で相互接続部３０の第１の部分３１および第２の部分３２の両方を導電材料で満たすことができる。
図２ｄは、その後のステップにおいて、誘電層１１が部分的にエッチング除去され、平面キャパシタ４０の上部電極４４と垂直キャパシタ２０の第２の導電面２４と第１の導電面２３に対する接点２５とを形成し且つ垂直相互接続部３０の第１の部分３１を充填するために導電材料から成る層が設けられた後におけるデバイス１００を示している。この実施例では、ｎ型原位置（ｉｎ−ｓｉｔｕ）ドープシリコンから成る０．５μｍ厚の導電層を使用する。この導電層は、ＬＰＣＶＤによってＳｉＨ４および希釈ＰＨ３から蒸着された。１０００℃での３０分間の炉内アニールステップ後、ポリシリコンの導電率は１ｍΩ／ｃｍ程度である。垂直相互接続部３０の第１の部分３１において平行なトレンチ３１１，３１２，３１３を使用することにより、この導電率によってインピーダンスはあまり高くならない。トレンチ３１１，３１２，３１３は充填される。この充填プロセスにおいて、ポリシリコンは、最初に側壁上に堆積された後、動的態様で成長する。明確に示されていないが、ポリシリコン層１１は、基板の第２の側２における配線パターンのためのシード層としても使用される。この配線パターンは、その後、電気メッキによって成長される。また、相互接続部３０の第１の部分３１においてもシード層としてポリシリコンを使用することができる。第１の部分におけるトレンチ３１１，３１２，３１３は、シード材料がその端部にしか存在しない場合であっても、完全に満たされる。
酸化物の積層体の代わりに、窒化物および酸化物、他の材料またはその組み合わせが誘電材料として加えられても良い。そのような材料は、酸化物や窒化物等から成る任意の１つの層、酸化タンタルや酸化ハフニウム等の高い誘電率を有する任意の材料であっても良い。これらの層は、（低圧）化学蒸着を用いて適切に加えることができる。この技術を用いると、マスクによって覆われていない全ての面が所望の材料から形成される。他の手段は、ゾルゲル処理を含むウェット化学エッチング技術を使用することである。接着性を高めるために、熱酸化物等の酸化物層を基板上に付けることが好ましい。他の手段は、３０ｎｍの厚さの積層体の代わりに、約１５ｎｍの１つの窒化物層を使用することである。これにより、容量密度が３０ｎＦ／ｍｍ２から９０ｎＦ／ｍｍ２へと高まるが、絶縁破壊電圧が２５Ｖから７Ｖへと減少する。
図３は、本発明の方法の第２の実施形態における５つの段階を断面図で示している。第１の実施形態とは異なり、この実施形態における方法の第１のステップでは、相互接続部３０の第２の部分３２が基板１０の第２の面から形成される。これによれば、この第１のステップ後は、方法の最後のステップで配線パターン１４を設けるまで、基板の第２の面２で露光ステップ（フォトリソグラフィステップ）がもはや必要なくなるという大きな利点が得られる。明確にするため、この図には、垂直キャパシタのトレンチ２１が示されていない。
図３ａは、基板１０の第２の面２から相互接続部３０の第２の部分３２を形成した後に得られる構造を示している。この場合、これは、基板１０の全ての面に酸化物および窒化物のマスク５１を最初に設け、その後、このマスク５１を基板１０の第２の面２で所望のパターンへとパターニングし、最後に、ＫＯＨを用いてシリコン基板１０をウェット化学エッチングすることにより行なわれた。
図３ｂは、方法の第２段階における結果を示している。この方法において、マスク５１またはその少なくとも窒化物層は、基板１０の第１の面１からパターニングされ、高オーム基板領域（図示せず）の形成のために使用される。その後、基板１０の第１の面１にハードマスク５２が堆積されてパターニングされ、それにより、相互接続部３０の第１の部分３１が形成される。
図３ｃは、方法の第３段階における結果を示している。最初に、堆積されたマスクを介して第１の面１から基板１０がエッチングされる。このエッチングは、ドライエッチング（ドライエッチング）およびウェット化学エッチングの両方を用いて行なうことができる。このエッチングは、垂直キャパシタを形成するためのトレンチ２１のエッチングと同じステップで行なわれることが好ましい。しかしながら、これは本質的なことではない。その後、方法の第１の実施形態に関して前述した方法により導電面が設けられる。その後においてのみ、マスク５１が除去され、マスクを用いることなく誘電層１１が設けられる。その後、導電材料から成る層１２、この実施例ではポリシリコンが、堆積されるとともに、任意の所望のパターンにしたがってエッチングされる。
図３ｄは、方法の第４段階における結果を示している。基板１０の第１の面１では、誘電層１１においてコンタクトウインドウがエッチングされた。厚い誘導層１５、この場合にはＴＥＯＳが、ウインドウの一部に堆積された。その後、ＴＥＯＳ層の領域を解放しつつ、金属から成るパターン層１３が堆積された。
図３ｅは、更なるステップ後の第５段階における結果を示している。電気絶縁材料から成るパターン層１６を形成した後、導電材料から成るパターン層１７を形成した。例えばＡｌＳｉＣｕから成るこの第２のパターン層１７は、高品質なインダクタを形成するため、例えば１〜４ミクロン程度の十分な厚さを有している。層１５，１６の電気絶縁材料のパターンは機械的な支持体として機能し、それにより、第２の金属層１３の被覆領域を接続パッド２８として使用できる。その後、例えばシリコンナイトライドから成る保護層２９によって全体の構造が覆われる。この保護層２８は、接続パッド２８の領域において局所的に除去される。その後、基板１０は、その第２の面２から研削することにより薄くされる。無論、これは決して必要なことではない。
図４は、本発明の方法の第３の実施形態における５つの段階の断面図を示している。この方法において、基板１０の第１の面１には垂直キャパシタ２０が設けられており、これに対し、基板の第２の面２には半導体デバイス５０が形成されている。
図４ａは方法の第１段階を示している。この第１段階は、半導体デバイス、例えば集積回路を完全に処理することで始まる。基板１０はｎ型基板であり、この基板の第２の面２にはｐ型エピタキシャル層が設けられる。このエピタキシャル層中には、個々のトランジスタのためのチャンネルとしての機能を果たすｐ−ウェルが形成される。ｎ型基板層に対しては第２の面２からｎ＋接続部が形成される。この基板層は、４０μｍを超える厚さを有していることが好ましく、少なくとも７０μｍを超える厚さを有していることが更に好ましい。垂直キャパシタの効果的なエッチングを行なえるように、ｎ型層の第２の面にはｎ＋層が設けられている。その後、基板１０の第２の面が一時的なキャリアによって保護される。これは、ＵＶ（紫外線）で解放できる接着剤を用いて付着されるガラス層であっても良い。しかしながら、それは、例えば１ミクロン厚の酸化物層と１〜１０ミクロン厚のフォトレジスト層とから成る２層の積層体であっても良い。この積層体は、図１ａに示されるように、基板１０の全ての面に存在していても構わない。この一時的なキャリアは、ドライエッチングに必要な圧力差に耐える機能またはウェット化学エッチングのための条件を規定する機能を有している。また、所望の注入ステップを行なって、垂直トレンチキャパシタの第１の導電面を形成するために、エッチングマスクが設けられる。
図４ｂは、第１および第２のトレンチ２１，３１の形成後における結果を示している。ピッチの差により、孔の深さが制御される。
図４ｃは、エッチングマスクを除去し且つ誘電層１１を形成した後における結果を示している。エッチングマスクの除去により、主直相互接続部３０中に第２のトレンチ２１の開口が効果的に形成される。誘電層１１は、第１のトレンチ２１および第２のトレンチ１２の両方に設けられるとともに、垂直キャパシタ２０の誘電体としておよび垂直相互接続部２０の絶縁体として使用される。完全に処理された集積回路を考慮して、誘電層の一部として熱酸化物は使用されない。その代わり、ＬＰＣＶＤ酸化物層が加えられる。このＬＰＣＶＤ酸化物は、その後、集積回路５０の接続パッドを開口するために局所的に除去される。
図４ｄは、この場合はＴｉＮ層である第２の導電面１２の形成後における結果を示している。この層１２は、ここでは、シード層として使用される。シード層のための他の堆積技術は、例えば導電酸化物のゾルゲル堆積またはＡｇのゾルゲル堆積である。
図４ｅは電気メッキ後の結果を示している。所望の配線パターンを形成するためにマスクが使用される。トレンチ２１，３１内には更なる導電層１３が設けられる。その後、マスクの下側のシード層の一部が除去される。その結果として得られるデバイスは、スマートカードにおける集積に非常に適している。
図５，６，７は、本発明に係るアセンブリの３つの実施形態を概略断面図で示している。図５は、デバイス１００と、リードフレーム３１０と、半導体デバイス２００とを有するアセンブリ３００を示している。アセンブリはダブルフリップチップ構造を使用しており、この構造において、半導体デバイス２００は電子デバイス１００を介してリードフレーム３１０に対して電気的に接続される。デバイス１００，２００間にあるバンプ２０１は、ここでは、例えば金バンプであり、また、リードフレーム３１０のリード３１１とデバイス１００との間にあるバンプ３０１は例えばＳＡＣ（スズ−銀−銅合金）から成る半田バンプである。半導体デバイス２００は、熱的に、リードフレーム３１０のヒートシンク３１２に対して直接に結合されている。
このシステムは以下の方法で組み立てられる。デバイス１００およびアクティブデバイス２００の両方の接着パッド領域には金属が加えられる。デバイス１００には、例えばＮｉまたはＴｉＷ層等のアンダフィルメタルが接続パッド上に設けられる。この金属は、熱圧縮処理において加えられる。その後、デバイス１００と能動デバイス２００との間の領域を満たすために、アンダフィル材料が設けられる。このアンダフィルは、水分および他の化学的汚染物に対する保護層としての機能を果たす。この層自体は周知である。リードフレーム２１０は、Ｃｕから成る第１および第２の導電層を備えている。リードフレーム２１０は、セミエッチング技術を用いて、最初に第１の面から、その後に第２の面から、あるいはその逆から、巧みにエッチングすることにより形成される。これにより、ヒートシンク３１２およびリード３１１が形成される。なお、ヒートシンク３１２は接触面でもある。ヒートシンク３１２は、通常、４つのワイヤにより、リードフレーム３１０の残りに対して接続される。リード３１１の下側には、成形材料で満たされるオープンスペースがある。これにより、成形材料中でリードフレームが機械的に固定される。ヒートシンク３１２上には、導電接着剤すなわちガラスエポキシ接着剤を含む銀が加えられる。例えばステンシルを用いて印刷することにより半田ドットがリード３１１上に設けられる。半田は、ここでは、９６％を超えるＳｎ、３％のＡｇ、約０．５％のＣｕを含む低融点ＳＡＣ半田である。
一例において、能動デバイス２００およびバンプ２０１は、結果として、１５０±１５μｍの厚さを有する。リードフレーム３１０の層は７０±２０μｍの厚さを有しており、一方、デバイス１００と相対するヒートシンク３１２の場所には、約２０μｍの遊びがある。したがって、最大の広がりは約５５μｍである。この広がりは、半田球および半田ドットを再び溶かすことにより、また、例えば約２０μｍの厚さまで薄くなるように選択される接着層中では僅かに溶かすことにより除去することができる。導電接着剤の硬化後、１００〜１５０℃の熱処理の結果として、接着層が縮むと、リードフレーム３１０のヒートシンク３１２が引き抜かれる。その結果は下向きの圧力である。結果として得られる応力は、バンプ２０１，３０１がそのリフロー温度を超えるようにすることで緩和される。このようにすると、バンプ２０１，３０１を変形させて特に平坦化させることができる。
他の実施形態とは異なり、デバイス１００の第２の面２には、ここでは、外部キャリアに結合するための接点パッドが設けられていない。垂直相互接続部３０は、この構造では、電子デバイス１００の第２の面２への熱経路を備えている。これにより、デバイス１００の熱拡散機能が高まる。図示しないが、デバイス１００の第２の面２からリードフレーム３１０への接続部を設けることが好ましい。これに代え或いはこれに加えて、垂直相互接続部３０が接地のために使用される。２つの垂直接続部３０がグランドに対して更なる抵抗を与えるが、この接地構造は、デバイスのいずれの場所においてもグランドが同じ電位を有していると見なすことができるという利点を有している。そのような明確なグランドは、アセンブリ３００が複数の素子を備えている場合において特に好ましい。垂直キャパシタ（図示せず）は、ここでは、半導体デバイス２００と対向するデバイス１００の側１に設けられる。
図６は、アセンブリ３００の他の実施形態を示している。この実施形態は、複数のデバイス２００が電子デバイス１００に対して組み立てられるマルチチップモジュールにおいて実用上の利点を有する。この電子デバイス１００は、ここでは、アセンブリ３００のキャリアとしての機能を果たす。利点は、高さが異なる複数のデバイス２００を含めることができ、また、個々のヒートシンク３１２または１つの共通のヒートシンク３１２に対して複数のデバイス２００を同時に取り付ける必要がないという点である。また、この実施形態のアセンブリ３００は、リードフレームが無いチップスケールパッケージであり、ダイレベルではなくウエハレベルで設けることができる。このようにして、かなりのコストを低減できる。しかしながら、この実施形態の欠点は、熱散逸の可能性が減るという点である。図示しないが、デバイス１００の第２の面のヒートシンク１８０には、外部キャリアに熱結合するための半田球または他の手段が設けられていることが好ましい。
図７は、アセンブリ３００の更なる実施形態を示している。この実施形態は、図６の実施形態を更に発展させたバージョンである。この実施形態は、デバイス２００がデバイス１００の第１の面１および第２の面２の両方に取り付けられているという更なる特徴を有している。必要に応じて、図５に示されるように、ヒートシンクを有するリードフレームを使用することができる。
電子デバイスの第１の実施形態の概略断面図を示している。 第１の実施形態における１つの段階の断面図を示している。 本方法の第１の実施形態における１つの段階の断面図を示している。 本方法の第１の実施形態における１つの段階の断面図を示している。 本方法の第１の実施形態における１つの段階の断面図を示している。 本方法の第２の実施形態における１つの段階の断面図を示している。 本方法の第２の実施形態における１つの段階の断面図を示している。 本方法の第２の実施形態における１つの段階の断面図を示している。 本方法の第２の実施形態における１つの段階の断面図を示している。 本方法の第２の実施形態における１つの段階の断面図を示している。 本方法の第３の実施形態における１つの段階の断面図を示している。 本方法の第３の実施形態における１つの段階の断面図を示している。 本方法の第３の実施形態における１つの段階の断面図を示している。 本方法の第３の実施形態における１つの段階の断面図を示している。 本方法の第３の実施形態における１つの段階の断面図を示している。 本発明のデバイスを含むアセンブリの実施形態を示している。 本発明のデバイスを含むアセンブリの実施形態を示している。 本発明のデバイスを含むアセンブリの実施形態を示している。

Claims (18)

  1. 第１の面と、第２の面とを有する半導体基板を備え、前記半導体基板には、キャパシタと、前記第１の面から前記第２の面へと前記半導体基板を貫いて延びる垂直相互接続部とが設けられ、前記第１の面に前記キャパシタが存在する電子デバイスにおいて、
    前記キャパシタは複数のトレンチを備える垂直トレンチキャパシタであり、これらのトレンチ内には、第１の導電面と第２の導電面との間に第１誘電材料層が存在し、前記基板と前記垂直相互接続部との間に第２誘電材料層が存在し、前記第１および第２誘電材料層は同時に形成されることを特徴とする電子デバイス。
  2. 前記垂直相互接続部が第１の部分と第２の部分とを有し、前記第１の部分は前記基板の前記第１の面で露出されるとともに前記第２の部分よりも狭くかつ略円筒形状を成している請求項１記載の電子デバイス。
  3. 前記垂直相互接続部の前記トレンチは、導電材料によってほぼ満たされていることを特徴とする請求項１記載の電子デバイス。
  4. 前記垂直相互接続部は、前記基板を貫通する複数の平行な貫通孔を備え、これらの各貫通孔が導電材料で満たされることを特徴とする請求項２記載の電子デバイス。
  5. 外部キャリアに結合するための接点パッドが前記第２の面に存在し、
    前記複数の平行な貫通孔の第１の貫通孔が接地のために使用され、
    前記複数の平行な貫通孔の第２の貫通孔が信号送信のために使用される、
    ことを特徴とする請求項４記載の電子デバイス。
  6. 前記複数の平行な貫通孔の第１および第２の貫通孔は、同軸構造を形成するように構成されていることを特徴とする請求項４記載の電子デバイス。
  7. 前記基板の前記第２の面には集積回路が区画されていることを特徴とする請求項１記載の電子デバイス。
  8. 前記基板は、前記垂直キャパシタに隣接して存在し且つ寄生電流に対する保護としての機能を果たす高オーム領域を備えていることを特徴とする請求項１記載の電子デバイス。
  9. 前記基板の前記第１の面には平面キャパシタが存在し、この平面キャパシタは、前記垂直キャパシタと同じ誘電材料層を備えていることを特徴とする請求項１記載の電子デバイス。
  10. 請求項１乃至９のいずれかに記載の電子デバイスと、半導体デバイスとを備えるアセンブリであって、前記半導体デバイスは、前記基板の前記第１の面に存在するボンディングパッドに対して電気的に接続されているアセンブリ。
  11. 第１の面と、第２の面とを有し且つ前記第１の面から前記第２の面へと延びる垂直相互接続部とキャパシタとが設けられた半導体基板を備えるとともに、前記第１の面に前記キャパシタが存在する電子デバイスを製造する方法において、
    前記基板の前記第１の面からエッチングするステップを含む、基板中に第１のトレンチを形成するステップと、
    前記基板の一方の面からエッチングすることにより前記基板中に第２のトレンチを形成するとともに、前記基板の他方の面から材料を除去することにより前記基板を貫通する前記第２のトレンチを開口するステップと、
    前記第１のトレンチに導電面を設けるステップと、
    前記基板上に誘電材料層を付けることにより、少なくとも前記基板の前記第１の面と前記第１および第２のトレンチの内面とを覆うステップと、
    前記第１のトレンチ内および前記第２のトレンチ内に導電材料を付けるステップであって、前記第１のトレンチの導電材料は、前記誘電材料層および前記導電面とともに、前記キャパシタを形成し、前記第２のトレンチの導電材料が前記垂直相互接続部を形成するステップと、
    を備えている方法。
  12. 前記第１のトレンチおよび前記第２のトレンチが１つのステップでエッチングされ、前記第１のトレンチは、前記貫通孔に通じる前記第２のトレンチよりも小さい直径を有し、その結果、前記第２のトレンチが前記第１のトレンチよりも更に基板中へと延び、前記トレンチが内面を有している請求項１１記載の方法。
  13. 前記第２のトレンチ内に導電材料を付ける前記ステップは、シード層および電気メッキを付けるステップを含むことを特徴とする請求項１２記載の方法。
  14. 前記複数の第２のトレンチは、隣接して互いに接続されることにより１つの垂直相互接続部を形成することを特徴とする請求項１２記載の方法。
  15. 前記第１および第２のトレンチ内に付けられる導電材料がポリシリコンである請求項１４記載の方法。
  16. 前記第２のトレンチを開口するために材料を除去する前記ステップは、ウェット化学エッチングを行なって空洞を形成するステップを含み、前記空洞は、前記第２のトレンチよりも大きい直径を有している請求項１１記載の方法。
  17. 前記第２のトレンチは、前記第１のトレンチを形成する前に、前記基板の前記第２の面からのウェット化学エッチングによって形成されるとともに、空洞として形成され、前記第１のトレンチよりも大きい直径を有している請求項１１記載の方法。
  18. 前記第２のトレンチは、前記第１のトレンチのエッチングと同じステップでエッチングされることにより開口される請求項１７記載の方法。
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