JP2009535835A - 改良された電極を備える電気デバイス - Google Patents

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Abstract

本発明は、第１表面（１０６）を有する第１電極（１０４）と前記第１表面から第１の方向（１１０）に延在するピラーとを備える電気素子を含む電気デバイスに関し、前記ピラーは前記第１表面から前記第１の方向に平行に測った長さを有し、前記第１の方向に直角の断面（１１６）を有し且つ前記第１の方向に広がり前記ピラーを覆う側壁表面（１２０）を有している電気デバイスにおいて、前記ピラーに向上した機械的安定性を与えるために、前記ピラーは前記ピラーの長さの少なくとも一部分に沿って延在するへこみ部（１２０）及び突部（１２２）の何れか一つを備えることを特徴とする。この電極によればキャパシタ、エッチング蓄積デバイス又はダイオードのような電気素子を改善された特性で費用効果的に形成することができる。

Description

本発明は、第１表面を有する第１電極と前記第１表面から第１の方向に延在するピラーとを備える電気素子を含む電気デバイスであって、前記ピラーは前記第１表面から前記第１の方向に平行に長さを有し、前記第１の方向に直角の断面を有し且つ前記第１の方向に前記ピラーを覆う側壁表面を有している電気デバイスに関する。
例えばＲＦ集積回路のようなアプリケーションにおいて実現する必要がある大きなキャパシタンスの必要性と関連する単位半導体基板面積当たりのコストは、増大し続けるキャパシタンス密度をキャパシタを必要とする。以下においては、密度とは単位半導体基板面積当たりのキャパシタンスと定義する。３次元（３Ｄ）電極をこの目的を達成するために用いることができる。例えば、特許文献１に、キャパシタ用の第１の層導体上に直立するロッド状のピラー導体が開示されている。
米国特許第５，２４５，５０５号明細書
キャパシタンス密度を増大するために、長さ対長さ方向と直角の最小断面寸法の比と定義されるピラーのアスペクト比を増大させることができる。明らかな戦略はピラーの長さを増大させることである。その代わりに、又はそれに加えて、ピラーの断面寸法又は設置面積を減少させることができる。これは、もっと多くのピラーを一緒に同じ基板面積上に詰め込むことを可能にする。しかし、高いアスペクト比を有するピラーは、例えば取り扱い中及び／又は製造中に生じるせん断力を受けるとき、破損及び／又は倒壊を受けやすくなる。これは、上述した戦略によるキャパシタンス密度の増大を妨げるので、キャパシタの応用分野を制限することになる。
上記の問題は特許文献２で取り組まれている。この文献は、３次元構造を有する構造的に安定化されたトール（背高）キャパシタを開示している。これらのキャパシタは大きなアスペクト比を有するモノリシックに製造された直立微細構造を含む。これらの構造は、少なくと２つの自立微細構造の側面間に横方向に延在する補強層によって、せん断力などに対して機械的に補強されている。補強層は２つ以上の微細構造の上端間を橋絡するマイクロブリッジ型構造として形成される。
米国特許出願公開第２００４／００５６２９５号明細書
これに開示されたデバイスは、補強層の製造が半導体プロセスにおけるマスク工程を必要とし、コストがかかる欠点を有する。
本発明の目的は、高いアスペクト比を有するピラーを用いて、製造時及び取り扱い時の処理状態に耐えることができるのに、その製造のために追加のプロトコルを必要としない、増大された電極面積密度を有する電極を提供することにある。
本発明は、この目的を達成するために、前記ピラーに前記ピラーの長さの少なくとも一部分に沿って延在するへこみ部及び突部の何れか一つを設けて前記ピラーに向上した機械的安定性を与えたことを特徴とする。
本発明は、ピラーの機械的安定性は補助支持構造それ自体を必要としないという洞察に基づくものである。その代わりに、ピラーの機械的安定性は、ピラーを、その断面がプロファイルされた断面（凹凸を持つ断面）になるように特定の方法で成形することによって達成することができる。ピラーを例えばＨ，Ｌ，Ｔ，Ｘなどのようなプロファイルを持つ断面の梁に形成することによって梁と同様の補強が達成される。基本原理は、同じ長さ、質量及び断面積を有する２つの梁からプロファイルド形状を有する梁はプロファイルなしの従来の固体梁よりも曲げやねじりに対して強く堅くなることにある。
本発明によるピラーは、ピラーにその長さの一部分に沿ってフランジ又はフィンの形状の少なくとも１つの突部及び／又はへこみ部を設けることによって、上述した構造及び断面プロファイルを有するものとなる。これにより、ピラーは構造的に安定化され、例えば強く堅くなる。プロファイルがピラーの固定表面まで延在する場合、ピラーはその土台に良好に固定される。これは、取り扱い中及び処理中におけるせん断力や他の機械的負荷に対する自立ピラーのレジリエンスを増大し、その倒壊しやすさを低減する。
ピラーの構造安定性は、突部及び／又はへこみ部の数、それらがピラーに沿って延在する距離、それらの相互配置及びそれらの形状によって制御できる。この点は図１及び図２に関する説明で更に明らかにされる。
本発明は、更に、板やシートの折り曲げ、プレス成形又は折り目付け、或いはピラー中心部へのフランジの取り付けなどの方法によるプロファイルドピラーの製造は微小構造では難しいが、複雑なプロファイルを有するピラーを比較的簡単な方法で製造できるという洞察に基づくものである。ピラーは、ピラーの所要の断面プロファイルに従ったパターンを有するエッチマスクを用いて、基板をピラーの長さ方向にエッチングすることによって基板の固体部分から形成することができる。プロファイルはエッチマスクの設計によって調整可能であり、比較的容易で費用がかからない。従って、安定化されたピラーを追加の製造工程を必要とすることなく得ることができ、この点はコストとサイズによって動かされている半導体産業において重要な利点である。
エッチングを方向性イオン反応性エッチング（ＤＲＩＥ）で行う場合、本発明によるピラーは、エッチング中の気体又は流体力学を妨げる補強構造や支持構造が存在しない利点及び気体試薬及び副産物の拡散が、シリコン内の溝の反転構造の場合のように、クヌーセン拡散により制限されえる利点を有する。加えて、ピラー上に材料層を、例えば原子層堆積（ＡＬＤ）または化学気相成長用いて堆積する必要がある場合に、同じ利点が当てはまる。
その形状と関連するピラーの自立強度は電極用としていくつかの利点をもたらす。これらの利点は個々に又は組み合わせて以下で明らかにされる。
本発明によるピラーの利点は、所定の位置に無傷で直立したままに保つ支持構造を必要とせず、自立した形でしようできる点にある。これに反し、例えば特許文献２による微小構造は、この微小構造を固定するために少なくとも１つの微小構造又は別の構造を必要とする。従って、本発明によるピラーは固定構造のない表面上にそのままで使用できる。これは、例えばピラーが基板内に埋設される場合に有利であり、それは、この状態では、ピラーが埋設される穴、溝、孔、空洞などのリム又は側壁を利用できないからである。
本発明によるピラーは、ピラーが固体の周囲部分に埋め込まれていない場合にも有利である。例えばピラーをキャパシタの電極として使用する必要がある場合、その外部表面に誘電体層と第２電極層を設け、その後全キャパシタアセンブリを固体材料内に埋め込むことができる。従って、処理及び／又は取り扱い状態に耐えるピラーの強度はピラーが埋め込まれた最終製品では必要とされないが、製造段階ではピラーはまだ埋め込まれていないので必要とされる。しかし、製造中の中間製品に加えて、最終製品も同じ理由から強化されたピラーの恩恵を受ける。従って、歩留まりの向上（埋め込みピラー）が得られるのみならず、歩留まりと機械的寿命の増大（非埋め込みピラー）が得られる。
本発明によるピラーは、機械的強度を弱めることなく従来のものより長くすることができる。また、長くする必要がなければ、強度を犠牲にすることなく断面寸法を減少させることができる。長いピラーは長さの増大により単位基板面積当たりの電極表面積の増大をもたらすが、細いピラーは断面積の減少によりそうなる。
本発明によるピラーの他の利点は、そのプロファイルド形状に関連する。プロファイルド断面を有するピラーの側壁の表面積は、中実の非プロファイルド断面を有する同じ質量のコンパチブルなピラーの表面積より相当大きい。従って、電極で占められる基板面積を殆ど変えることなく電極の表面積が増大する。
本発明の一実施例は請求項２により特定される。ピラーの側壁表面の第１及び第２領域が互いに０°又は１８０°と異なる傾斜角をなす場合、それらの継ぎ目は折り目を形成する。傾斜角は鈍角にするのが有利であり、それは折り目が鋭くならないためである。その結果、エッチング並びに側壁表面内の折り目を覆う追加の材料層のコンフォーマル堆積が改善される。これは堆積化学に有利であり、一層均一な厚さの材料層及び化学的に及び／又は機械的に及び／又は電気的に一層良好な品質の材料層をもたらす。これにより一層薄い追加の材料層の使用が可能になり、デバイスの寿命及び信頼性が向上する。加えて、エッチング及び堆積反応速度が速くなり、これは有利なコスト要因となる。
本発明の他の実施例は請求項３により特定される。上述したエッチング及び追加の層の堆積並びに電気特性の改善のためには、側壁表面は滑らかにするのが有利である。滑らかさは、側壁表面内の折り目及び／又はコーナが鋭角であるか鈍角であるかとは無関係である。なぜなら、鋭角でも滑らかな湾曲表面で実現することができるためである。
側壁表面のコーナ及び折り目に関する形状並びに滑らかさはマスク設計及び／又はエッチング条件調整によって好都合に制御できる。
本発明の一実施例は請求項４により特定される。ここでは、対称とは幾何学的に又は群論的に対象と定義する。対称から得られる利点は、マスク設計の容易さ及びピラーの予測可能な構造補強にある。更に、処理の進行及び／又は処理条件の調整が容易になり、及び／又は、向上する。
電気デバイスは複数の素子を備える場合及び／又は素子が互いに離間したピラーのアレイが形成されるように配置された複数の電極を備える場合、ピラー及び／又はそれらの配列パターンの対称性は、単位基板面積当たりの電極面積を減らすことなくピラー間の空間を最大にするように選択するのが好ましい。これは、電極の面積密度を損なうことなくエッチング速度及び品質を高める。このことは、更に図３に関連する説明で明らかにされる。この点において、対称性及び配列は、更に、空間がアレイ領域に亘って均等に分布され、均等なエッチング速度が得られるようにするのが好ましい。
ピラー間の増大した空間の利点は、アスペクト比依存エッチング（ＡＲＥＤ）効果及び試薬の３次元拡散の自由に関連する。試薬の制限された３次元拡散の影響は、例えば狭い又は深い溝、空洞、孔又は穴の反応性イオンエッチング（ＲＩＥ）時にエッチング速度の減少をもたらす。従って、上記のピラーアレイは従来のピラーアレイよりも短い時間でエッチングでき、時間とコストを節約できる。まｔ、同じエッチング速度及びコストを使用する場合には、もっと長い又はもっと高いアスペクト比のピラーを得ることができる。
本発明の一実施例は、請求項５により特定される。このようなピラー形状はエッチ深さ又はピラーの長さと無関係に最大量及び／又は同じ量の自由空間を提供し、ＡＲＤＥ効果を考慮すると、ピラーをエッチングで形成する際に有益である。
本発明の一実施例は請求項６により特定される。この例では、長さ方向に直角のピラーの寸法を、ピラーの長さに沿って、断面の形状又はプロファイルが同一に維持される、即ち合同に維持されるように変えることができる。従って、ピラーはその上部断面より大きな設置面積を有する。これは長いピラーの安定性を更に増大する。
本発明の一実施例は請求項７により特定される。本発明によるピラーの改善された強度のために、本発明によるピラーは比較的大きなアスペクト比で形成できる。これは、ピラーの側壁増大による電極表面積の大きな増大を比較的低コストでもたらす。
請求項８により特定された実施例では、素子は複数のピラーを備える第１電極を含む。複数のピラーは第１電極の表面積の大きな増大をもたらす。ピラーがアレイに配列される場合、その配列は、大きな単位基板面積当たりの電極面積が生じるように選択された対称な配列とするのが好ましい。更に、この対象配列は、配列されたピラー間の空間がピラー間に均等に分布するように、又はピラーの周囲の空間がほぼ同じになるようにして、エッチング又は第１電極表面全体を覆う材料層の堆積のようなプロセスステップが制御された態様で生じるようにする。
本発明の一実施例は請求項９により特定される。補助層が第１及び第２電極間に少なくとも部分的に挟まれ、第１及び第２電極を物理的に分離する。このようなデバイスの素子は、電極と補助層の性質に依存して、異なる特性を有することができ、大きな単位基板面積当たりの電極表面積を必要とする。
本発明の一実施例は請求項１０により特定される。この例では、少なくとも一つの追加の電極が第１及び第２電極間に存在する。本発明によるピラー間の増大した利用可能な空間は増大した数の層を有する積層を形成する上で有利である。層の追加は更に素子の特性を高める。例えば、対応する素子のキャパシタンス及びエネルギー蓄積密度を、長いピラーを形成する必要なしに、即ち基板を深くエッチングする必要なしに増大することができる。キャパシタの場合には、キャパシタンス密度は誘電体層の厚さに対して平衡させることができる。かくして、厚さの増大は、ピラー構造の基板上に追加の層を同時に挿入することによってキャパシタンス密度の減少を補償すれば、キャパシタンス密度の減少なしで改善された降伏電圧をもたらす。
本発明の一実施例は請求項１により特定される。デバイスは同じタイプの少なくとも２つの素子を備え、同じタイプとは、同じ機能を実行するために同じ材料成分を有するが幾何学的レイアウトは相違させてよい素子を意味する。従って、このような素子はキャパシタ、類似のエネルギー蓄積デバイス、ダイオードなどにすることができる。このような素子を固体材料からエッチングで形成する場合、すべての素子のエッチ深さをほぼ等しくするのが好ましい。このような素子を形成しながらこれを達成するためには、ピラー間の空間又はピラーとピラーを含む溝の端壁との間の空間がピラーの周囲に均等に分布された状態に維持しなければならない。この場合、複数の単一素子において異なる断面プロファイル有する異なるピラー幾何学形状を用いることによって、素子の単位基板面積につき使用可能な第１電極面積を変化させることができる。これは、例えば単位基板面積につき異なるキャパシタンスを有するキャパシタを同じエッチング時間及び／又は堆積時間で形成することを可能にする。従って、これは高度に制御可能なパラメータをもたらす。
本発明の一実施例は請求項１２により特定される。半導体材料の場合には、ドーピングを用いて、半導体材料の一部分の導電性を、この部分を電極として機能させるのに好適なレベルに調整することができる。従って、このドーピングは電極導電性を所要のレベルに決定するのに都合のよい方法を提供する。更に、導電性のタイプはドーピングにより決まり、ｎ型又はｐ型にすることができる。基板とこのような堆積電極層との間で起こり得る材料不適合は勿論、第１電極のための導電層の堆積コストも回避される。
本発明の一実施例は請求項１３により特定される。この例では、デバイスはメモリ機能を有する集積回路である。本発明による素子は、ダイナミックランダムアクセスメモリセルの蓄積キャパシタである。このようなセルでは、キャパシタを選択トランジスタのチャネル端子の一つに接続される。セルはセルアレイの一部分であり、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）回路内に集積化される。１メモリセル当たりの使用可能な基板面積は最小にしなければならない。更に、フィーチャサイズの縮小時にデータリフレッシュ時間を増大させるため又は少なくともデータリフレッシュの悪化を阻止するために、増大されたキャパシタンスが必要とされる。従って、単位基板面積につき高いキャパシタンスを提供する本発明によるキャパシタはこの場合特に有利である。
本発明の一実施例は請求項１４により特定される。本発明によるデバイスは、１以上の他の集積回路とレディー・ツー・ユースモジュールにアセンブルできる。この例では、本発明によるデバイスは集積回路間又は少なくとも１つの集積回路と外部デバイスとの間の電気接続性を提供する。加えて、本発明によるデバイスは、１以上の他の集積回路の機能と調和して動作する特定の電気的機能を提供する。この特定の機能は１以上の他の集積回路内で実現することが難しい又は費用がかかる機能とするのが好ましい。
このような機能を実現するために、デバイスは上述したようなあらゆる種類の個別の素子をスイッチや垂直相互接続領域（バイア）のような他の素子と集積化して備えることができる。一つの変形例では、デバイスは１以上の集積回路の動作のために必要とされる表面マウントユニット（ＳＭＵ）の費用効果的な代用装置を提供する。このモジュールは各自特定の電気的機能を有する複数の本発明によるデバイスを備えることができる。
図面を参照すると、以下の記載から、本発明によるピラーの構造設計がどのように有利に使用されるかが明らかになる。多数の模範的な電気デバイス又は電気素子が記載される。本発明の利点は記載される実施例に限定されず、異なるデバイスにも有効に使用可能である。同一の符号は同一の部分を示す。
本発明によるピラーを有する電極の特徴が、ピラーを有する一つの電極を示す図１Ａ及び図１Ｂを参照して詳細に説明される。電極１０４は第１表面１０６を有し、この表面はピラー１０８の土台として作用する。ピラーは第１表面１０６から第１の方向に延在し、長さＬを有する。ピラーは電極の一部分であり、その基部が土台に取り付けられる設置領域１１２を有する。設置領域は必ずしも第１の方向に直角である必要はない。更に、第１表面は必ずしも設置領域より大きい必要はない。ピラーを切断する仮想平面１１４（図１Ａにのみ示す）は第１の方向１１０に直角の断面１１６を決定する。断面１１６はその断面の輪郭線に一致する外形１１８を有する。断面１１６はピラーの任意の長さ位置で取ることができ、ピラーの長さに沿って一定である必要はない。ピラーは側壁表面１２０を有し、この側壁表面は断面図では輪郭線、即ち外形１１８で表わされる。
図１Ａのピラーは、その長さに沿って延在する、フランジ又はフィンに類似する突部１２２を有する。このピラーは、フランジ又はフィンが取り付けられた円柱状のシャフト１２６のような中心部を備えるものとみなせる。これに対し、図１Ｂのピラーは、その長さに沿ってへこみ部１２４を有し、このへこみ部は溝ということもできる。ピラーのどの部分がシャフト、突部又はへこみ部であるかの指定は任意であり、ピラーを記述する上で何が最も都合がよいかに従って行うことができる。多くの場合、ピラーの形状はへこみ部及び突部を用いて等しくよく記述できる。
従って、図１Ｂのピラーも中心シャフト１２６を備えるものとみなせる。図１Ｂでは、シャフト１２６は図１Ａのシャフトの断面の半分を有し、シャフトの一部分である２つの突部（フランジ又はフィン）１２８を有する。シャフト１２６及び突部１２２は図１Ａのピラーのものと異なる形状を有する。実際上、ピラー１０８のシャフト１２６と突部１２２及び／又はへこみ部１２４は、以下に更に詳しく述べるように、自由に選択して外形１１８を与えることができる。
突部１２２又はへこみ部１２４が第１の方向１１０に沿って延在する長さは要求どおりに選択できる。更に、第１の方向に対する突部又はへこみ部の位置も選択できる。これは、例えばピラーの一部分のみが補強を必要とする場合又はピラーの製造を簡単化する場合に重要である。
突部１２２又はへこみ部１２４は、機械的安定性をピラーに付与する。鍵は、技術的原理によれば、突部又はへこみ部のない非プロファイルド断面を有する従来のピラーに比較して、従来のピラーと同一の長さ、質量及び密度を有するプロファイルドピラーは向上した強度を有し、曲げやねじれに対してより高い剛性を有する。従って、ピラーの断面形状を変更することによって、断面の総面積を変更することなく、ピラーの強度を増大させることができる。
従って、本発明によるピラーは、同程度の従来のピラーより小さい断面寸法及び／又は大きな長さで製造することができる。ピラーのアスペクト比をその長さ対最小断面積の比と定義すると、本発明によるピラーは従来のピラーよりも高いアスペクト比にしても、向上した強度が得られる。従来のピラーは約３０までのアスペクト比を有し得るが、本発明によるピラーのアスペクト比は３０より大きくすることができる。それらの長さは４０倍以上にするのが好ましく、５０倍にすることができる。このような大きなアスペクト比を提供するピラーは大きな単位基板面積当たりの電極表面積を必要とするアプリケーションに対して有利である。この点は以下に記載する実施例で更に詳細に説明する。
図２は本発明によるピラーの複数の代替例の断面を示す。すべての対応するピラーはシャフト又はウェブという中心部とフランジ状の２つ以上の突部２２２を備えるものとみなせる。シャフト断面は円形（図２Ａ）、長方形（図２Ｂ）、正方形（図２Ｅ及び２Ｆ）又は三角形（図２Ｄ及び２Ｉ）にすることができる。更に、ピラーは、２つの突部（図２Ａ，２Ｂ及び２Ｃ）又は３つ以上の突部（図２D〜２Ｉ）を有する。突部は真直にしても、屈曲させても（図２Ｈ）、異なるサイズにしても（図２Ｉの２２２対２２２”）、及び／又は、分離させてもよい（図２Ｉの２２２”）。更に、突部は側壁表面の第１領域２２８と第２領域２３０とにより決まる第１の傾斜角２３２によって決まる異なる方向を有することができる（図２Ｂ及び２Ｃ）。角度２３２は２つの突部の間又は突部とシャフトとの間の角度とすることができる。
幾分異なる幾何形状が板状の幾何形状を有するピラーから生じる。これらは、安定性のために多数の突部を有する中心部を有するものとみなせる。板は真直でも、折り曲げてもよく、突部は断面内で規則正しい間隔に配置してもよいし、しなくてもよい。また、ピラーは、規則的な間隔又は不規則な間隔で複数のへこみ部を有する固体板中心部２２６を有することもできる。このようなピラーは鋭い又は丸い折り目又は湾曲部を有する波形の板を形成してもよい（図２Ｊ）。板状ピラーは分岐させてもよいし、させなくてもよい。これらは、エッチングや材料堆積プロセスを妨げる小さな空洞を形成しないものとするのが好ましい。
当業者は、本発明の範囲内で多くの他の形状を考案することができるであろう。
その断面形状に反映されるピラーらの形状は、いくつかの理由のために重要である。第１に、断面形状は、横荷重又は力（即ち断面の平面内における第１の方向に直角方向の力成分を有する横荷重又は力）に対するピラーの強度を決定する。方向性補強はシャフトと突部及び／又はへこみ部との相対位置及び形状に関連する。例えば、図１Ａのピラーは図の平面内の成分を有する横荷重に対して補強されている。しかし、例えば図の平面に直角の方向には、ピラーの強度はあまり増強されない。この弱い方向の補強のためには、例えば図２Ａの断面を有するピラーの場合のように、ピラーは第１方向と異なる方向に延在する少なくとも一つの他の突部を有する必要がある。同じ理由付けが１以上のへこみ部又はへこみ部と突部の混合体を有するピラーについて成り立つ。
第２に、ピラーの形状は従来の非プロファイルドピラーに比較して得られる追加の側壁表面積の量を決定する。断面の外形又は輪郭線の周囲長は外形の形により決まる。
第３に、側壁表面の形状は側壁表面上への材料の堆積に影響を与える。電極の表面内の鋭いエッジ及び折り目は材料のコンフォーマル堆積を妨げ、悪化させ、このような層の化学的及び／又は物理的品質を低下させる。例えば図２Ｂ及び２Ｃに示す断面を有するピラーを比較されたい。傾斜角２３２は鋭角（図２Ｂ）又は鈍角（図２Ｃ）にできる。２つの隣接する領域２２８及び２３０はこれらの領域が接合する位置でピラーの長さに沿って折り目を形成するため、角度２３２はその折り目が鋭角か鈍角かを示す。ピラーの材料堆積並びにエッチングは、角度２３２が小さくなると、低速になり、不均一になる。側壁表面内のすべての折り目は鈍角の傾斜角を有するのが好ましい。これは、アプリケーションが表面をコンフォーマルに覆う薄い層を必要とするときに特に重要である。更に、ピラーは電極の一部分であるため、鋭いエッジ又は折り目は、スプリアス電界の発生によりこの電極を備えるデバイスが誤作動するのを防止するために避けたほうがよい。その断面に反映されるピラーの対称性は重要である。即ち、図２Ｅの対称なプロファイルは鋭角を有するが、図２Ｄの対称なプロファイルは鋭角でない。この点に関し、シャフトの向き及び断面寸法に対する突部の向き及び断面寸法を、鋭角の折り目が生じないようにすることができる。このようにして、図２Ｅ及び２Ｆの断面に対応するピラーは方形シャフト有するが、角度２３２は図２Ｅでは鋭角であるが、図２Ｆでは鈍角である。
ピラーの側壁表面を滑らかにすると、ピラー上への改善された材料堆積及びピラーのエッチングが得られる。鋭角の存在を避けるためにコーナ部を丸めることができる。図２Ｅ及び図２Ｇの十字形の断面を比較されたい。しかし、表面の滑らかさは角度２３２が鈍角をなすか否かとは別である。鈍角２３２を有する鋭い折り目は依然として問題を生じ得る。
第4に、ピラーの形はピラーをアレイに配列する能力を決定する。対称断面プロファイルを有するピラーはアレイで占められる（基板）面積の点からみて効率よく配置される。しかし、特定の対称ピラーは他の理由からもっと有利とすることができる。これを図３を用いて更に詳述する。
従来技術によれば、図３Ａは従来のピラー３０９のアレイの断面図を示し、即ち従来のピラーは直径３１１を有する固体円形断面を有する。ピラーはＸ及びＹ方向に広がる平面内に６角格子に配列される。２つの隣接するピラー３０９の中心間の距離と定義されるピッチ３１３はすべての格子変換方向で同一である。従って、２つの最も近い隣接ピラー間の距離である空間３４２もこれらの格子方向で同一である。
ピラーは、ピラー間から材料をＸ及びＹ方向に垂直の方向にエッチングすることによって製造される。深すぎるエッチングによって、ピラーの長さ対直径３１１として定義されるアスペクト比が大きくなりすぎる場合には、ピラーは横荷重又はせん断力で破損又は倒壊するだろう。これを防ぐために、エッチ深さを減少させるか、ピラー３０９の直径３０３を増大させる必要がある。これらの手段はピラーの使用可能面積を減少させ、且つ又例えば素子又はデバイスの基板表面とし得るＸ−Ｙ平面内のピラーの占有面積を増大する。
この問題は本発明によるピラーを用いることによって解消される。このために、図３Ｂでは、図３Ｂに破線の円で示されている図３Ａの多数の従来のピラー３０９が互いに連結されて３脚断面を有するピラー３０８を形成している。このようなピラーはその長さに沿って３つの突部３２２を有する３角形断面のシャフト３２６からなるものとみなせる。ピラー３０８の突部の厚さは従来のピラー３０９の直径と同じに保つ。従って、ピラー３０８は従来のピラー３０９より強く、大きなアスペクト比にすることができる。しかし、すべての空間３４２及びピッチ３１３は図３Ａと同じである点に注意されたい。更に、寸法３１１及びピッチ３１３を従来のピラー３０９の断面の外周の失われた破線部分３１５が突部の拡大された側壁３１７で補償されるように選択すれば、ピラー３０８の側壁の表面は減少しない。従って、図３Ｂのピラーのアレイは、図３Ａのアレイに比較して、Ｘ−Ｙ平面における単位面積３１９当たりの表面積が同一かそれより大きくなる。更に、ピラー間の空間が従来のものに対して殆ど変わらない。突部の長さ及び直径をアスペクト比が変化しないように小さくすれば、従来のものと同じ電極表面積が得られるが、エッチング時間は短くなる。
図３Ｂ及び図３Ｃの比較は、ピラー３０８を異なる対称アレイに配列できることを示す。これらの差異は各ピラーの周囲の自由空間の分布に差異をもたらす。図３Ｂのアレイの自由空間は図３Ｃのアレイ内の自由空間より均等に分布される。例えば、図３Ｃのアレイでは、自由空間がＸ方向に延在する直線の通路が存在するが、図３Ｂのアレイではこれは存在しない。自由空間の分布は、エッチング及び／又はピラー上の材料堆積中に均等な流体又は気体力学を与えるためにできるだけ均等にするのが好ましい。
上述した原理は、従来のピラーの異なる形状及びアレイにも使用して、従来のピラーの異なる接続体、従って本発明による異なる対称ピラーをもたらすことができる。上述したピラーの断面プロファイルを考慮するのが好ましい。接続するピラーの数並びに接続パターンは必要に応じ選択できる。従って、図３Ｂ又は図３Ｃのピラーは更に相互接続することができる。一例として、ジグザグ断面パターンを有するピラーを形成する又は波形板状ピラーを形成することができる。分岐した断面パターンを有する分岐ピラーを形成することもできる。しかし、この接続は、ピラーを備える基板内に閉じた孔が形成されないようにする必要がある。それは、この場合には製造状態が悪くなるためである。更に、ピラー上への材料層の可能な堆積は同じ理由のために同じ使用可能空間に依存する。
ピラーが基板内に埋設される場合、例えばピラーが溝、空洞又は孔内に位置する場合、溝の縁の断面プロファイルを、上述したエッチング及び堆積化学に関連する空間議論の観点から、ピラーの断面プロファイルに合わせるのが好ましい。また、使用可能空間は、近傍構造がエッチング又は堆積挙動に影響を与えないようにする。このことは、溝、空洞又は孔内に埋設されない、表面の上のピラーにも適用される。
図４に示す実施例では、素子４０２が基板４４４内の溝４３６内に形成されている。ここで、「基板」は広義に解釈されたい。これは、任意の種類の単一材料基板も、種々の材料からなる複合基板も等しく意味し、製造されたシリコンウェファ内の既製の構造も意味する。
溝は側壁４４８及び縁４５０を有する。異方性エッチングとリソグラフィで形成された適切なハードマスクとを用いて、ピラー４０８を備える溝４３６が形成される。図４Ｂに示すように、ピラー４０８は三脚状プロファイル４１８を有する断面４１６を有し、溝の側壁の外形は、ピラーの側壁表面と他の隣接するピラー又は溝の側壁との間の空間がピラーの周囲でほぼ等しくなるようにプロファイル４１８に追従する。この場合には、エッチング及び／又は堆積速度はピラーの周囲で同一になる。
ピラー４０８は、溝４３６の深さ又は側壁４４８の高さとほぼ同一の長さを有する。代案として、ピラーは溝の深さより高く又は低くしてもよい。溝は当業者によく知られている異方性エッチング技術でエッチングすることができる。エッチ深さはエッチング時間により決まり、エッチング時間は製造すべきピラーのアスペクト比及びピラー間の空間により決まる。ピラーのアスペクト比は１０〜４０の代表値にすることができる。それより小さくしてもよいが、５０より大きくするのが好ましい。
溝４３６は交互の積層からなる充填体を備える。この積層は第１電極４０４、第１補助層４５２、追加の電極４５４、追加の補助層４５６及び第２電極４５８を含む。この積層は、その上面を含むピラー４０８の表面並びに溝４３６の底面４４６、側壁４４８及び縁４５０の表面を覆う。第１補助層４５２は第１電極４０４を追加の電極４５４から分離し、追加の電極４５４は第２補助層４５８により第２電極４５８から分離される。
この積層の層の量は上記の数に限定されず、追加の電極及び／又は補助電極又は他の層を必要に応じ追加することができる。また、いくつかの層を省略することもできる。例えば、図４において、追加の電極４５４及び追加の補助層４５６を省略して、積層が３つの層を備え、第１電極４０４と第２電極４５４が第１補助層４５２で分離されるようにしてもよい。
他の変形例では、第１電極を基板４４４の一部分にする。例えば、基板全体を適切な第１電極４０４を形成するように導電性（低オーム性）にすることができる。また、基板を電気抵抗性（高オーム性）にし、この基板の一部分を導電性にすることができる。これは、例えば基板の局所ドーピングで行うことができる。これにより、もともとある層で第１電極４０４を省略することができ、処理コスト及び時間を節約できる。
必要に応じ、電極には電気接点領域が与えられる。例えば、図４Ａにおいて、第１電極４０４、第２電極４５８及び追加の電極４５４は接点プラグ又はパッド４６０，４６４、及び４６にそれぞれ接続された接点領域を有する。これらの接点領域は素子４０２の電極をデバイス４００の他の電気素子の電極に接続する手段を提供する。半導体デバイスにおけるマルチレベルメタル構造のように、複数の導体層の接続が可能な場合には、これらの接点は、補助層及び導体間誘電体層を貫通する適切なプラグを設けることによって、任意の導体層上に設けることができる。
第１電極の（寄生）抵抗、例えば素子４０２の等価直列抵抗（ＥＳＲ）を低減するために、第１電極４０４の接点プラグは基板４４４の底面上、即ち縁４５０とは反対側に形成することもできる。この場合には、ピラーと第１接点４６０との間の距離が減少する。このような底面接点は高オーム性基板にも低オーム性基板にも使用できるが、高オーム性基板では第１電極４０４への導電接続を形成しなければならない。底面接点は、ピラーのアレイを使用する場合に特に有利であり、有効である。その理由は、この場合にはサイド接点はアレイの中心のピラーから比較的遠くなり、電極を備える素子の等価直列抵抗（ＥＳＲ）が増大するからである。
溝４３６及びピラー４０８の形状は、それらの表面が滑らかになるようにする。電極の鋭いエッジを避けることにより、積層材料のコンフォーマル堆積が向上する。素子４０２が例えばキャパシタである場合、降伏電圧が増大する。実際に必要な降伏電圧はこのようなキャパシタの用途により決まる。従って、減結合キャパシタとして使用される場合には、この素子は一般に数十ボルトの範囲内の電圧を取り扱えるように構成されるが、例えばＤＲＡＭ内の蓄積キャパシタとして使用されるものはもっと低い電圧を必要とし、異なる構成を必要とする。
上記の一般的に述べた素子４０２は、例えば溝４３６及び／又はピラー４０８の形状、ピラーの量並びに電極及び補助層の物理的及び電気的特性等の特徴を設定することによって、デバイス４００内で種々の目的に使用できる。以下の段落では、複数の代表的実施例を詳細に説明する。
一実施例では、図４の素子はキャパシタである。このキャパシタは、高い単位面積当たりのキャパシタンスを有するキャパシタを得るために、高オーム性（１０００−１５００Ωｃｍ）のシリコンウェファ基板内に形成される。補助層は電極を互いに電気的に絶縁する。図４の素子は金属−絶縁体−金属−絶縁体−金属（ＭＩＭＩＭ）積層体を有するものとして参照する。ここで、「金属」とは金属導体として機能する適切な任意の材料を意味する。「電気絶縁体」とはすべての適切な誘電体材料を含む。
溝及びピラーは、まだ出願公開されてない欧州特許出願第０５１１０４８８．３号に記載されている方法に従って、ボッシュ（登録商標）の方向性反応イオンエッチング（ＤＲＩＥ）のようなドライエッチング技術を用いて形成される。代案として、異方性ウェットエッチング技術を用いることもできる。
溝は４０μｍの深さにエッチングして等しい長さのピラーを生じさせる。ピラーは、１．２μｍの直径４１１及び１μｍの空間４１５を有する。他の寸法は必要に応じ選択できる。
電極は導電材料、例えばドープポリシリコン又はＣｕ，Ａｌ，Ｗ，Ｒｕ，ＴｉＮ又はＴａＮのような金属から形成される。また、他の金属並びに有機導電材料を用いることもできる。使用する金属としては、標準のシリコンプロセスとコンパチブルであって、材料の良好なステップコンフォーマル堆積を提供する化学気相成長（ＣＶＤ）又は原子層堆積（ＡＬＤ）のような低圧技術を用いて堆積できる金属を用いるのが好ましい。また、ウェット化学堆積（例えば電子化学堆積と組み合わされた無電解シード堆積）を用いることもできる。
電極層の導電率は電極材料の比導電率と電極層の厚さにより決まる。金属層の厚さは５０〜１００ｎｍの範囲内とする。ポリシリコン及び／又は有機導電材料の厚さは、ドーピングレベル及び有機材料の一般に低い導電率に依存して、２５０ｎｍ以上もしくは５００ｎｍ以上にすることができる。
この実施例では、第１電極４０４はＬＰＣＶＤ堆積されたポリシリコン層とし、この層はインシチュｎ−ドープされる（ｎ＋＋）。また、この層は当業者によく知られているプロセスに従ってイオン注入を用いて後からドープされてもよい。また、第１電極は、直接マスクされたドープ材料注入ステップによって高オーム性シリコン基板内に埋設することができる。これは層４０４に対する１つの堆積ステップを省くことができる。ピラーの全体積をドープしてその電気抵抗率を低下させるのが好ましい。第１電極の形成は、ｐ型ドープシリコンウェファのような適切な低オーム性基板を選択することによって完全に省略することができる。
適切な誘電体材料は、任意の電気絶縁性の無機又は有機材料を含む。その適切性は、一方では製造技術とのコンパチビリティに関連し、他方では相対誘電率（ｋ）、リーク電流密度及び降伏電界のような材料の電気的特性に関連する。
電流リーク及び降伏は、一般に誘電体層の最小厚さを規定し、この厚さは種々の材料に対して異なる。代表的には、誘電体層の厚さは１０〜３０ｎｍの範囲内である。
誘電体層の厚さが決定されたら、実際の単位電極表面積当たりのキャパシタンスが相対誘電率ｋにより決定される。ｋが高いほど、キャパシタのキャパシタンスが高くなる。酸化ハフニウム（ＨｆＯ２）又は（ＴａＯ５）又は鉛やチタンのようなペロブスカイトクラスの材料の混合酸化物等の高いｋ（ｋ＞１０）の材料を用いることができる。
また、誘電体のために酸化シリコン及び窒化シリコンを用いることもできる。本実施例では、すべての誘電体層は酸化シリコン−窒化シリコン−酸化シリコンの層の公称３０ｎｍ厚の積層で構成され、この積層はＯＮＯ積層という。第１補助層４５２のＯＮＯ積層又は誘電体層は、最初にポリシリコンの第１電極４０４の上に熱酸化層を成長させ、次に低圧ＣＶＤ（ＩＰＣＶＤ）窒化シリコン層及び第２のテトラエチレンオルトシリケート（ＴＥＯＳ）ＬＰＣＶＤ酸化シリコン層を成長させることによって形成される。
第２電極４５８は第１電極４０４について上述した材料を具えるものとすることができる。本例では、ポリシリコン層はポリシリコンのＬＰＣＶＤ堆積中に燐を用いてインシチュｎ−ドープされる。
１０００℃で３０分間の炉内アニール処理を用いて、約１ｍΩｃｍの導電率を有するポリシリコン層を生成する。この処理は、各ポリシリコンの堆積後又は全積層の終了後に行うことができる。
この段階でこれ以上形成すべき層がなければ、適切な導体接点パッド４６０〜４６４の付加後にＭＩＭキャパシタは完成する。このキャパシタは、半導体デバイスから既知の前述したマルチレベル金属構造のような電気相互接続構造を用いて他の素子に電気的に接続することができる。もっと詳細な接続構造の例はまだ公開されてない欧州特許出願第０５１１０４８８．３号又は国際特許出願公開第２００４／１１４３９７号に見られる。アニール処理は、半導体プロセスで使用される高い温度とのコンパチビリティのために、接点金属パッドの堆積前に行うのが好ましい。
しかし、接点パッド又は相互接続構造の形成前に、追加の誘電体及び電極層をＭＩＭ積層に追加することができる。従って、図４の別の実施例では、第１のＭＩＭ積層の上に、接点４６０〜４６４を形成する前に、追加のＯＮＯ積層を形成し、その後にインシチュドープポリシリコンの別のＬＰＶＣＤ層を第２電極４５８として堆積する。
ＯＮＯ誘電体層を有する上述のＭＩＭ型のキャパシタ素子は５０ｎＦ／ｍｍ２より大きい単位面積当たりのキャパシタンスを有することができる。密度は７０ｎＦ／ｍｍ２より大きくするのが好ましく、１００ｎＦ／ｍｍ２より大きくするのがより好ましい。ＭＩＭＩＭ積層が存在する場合には、密度は２５０ｎＦ／ｍｍ２より大きくでき、２５０ｎＦ／ｍｍ２より大きくすることさえできる。
ＭＩＭＩＭ積層の場合には、キャパシタの中心又は内部電極の切断によって、その余分の厚さを降伏電圧の増大のために利用することができる。
図４の更に別の実施例では、素子４０２はＬｉイオン（マイクロ）電池又はＮｉＭＨ電池のような電子化学エネルギー源である。シリコン基板上に集積されたこのようなエネルギー源の詳細な情報は例えば国際特許出願公開第２００５／０２７２４５号に記載されている。例えば、本発明による電極を含む３層のＬｉイオンマイクロ電池を形成するためには、エネルギー源の負電極である第１電極４０４は導電性のポリシリコンで形成する。第１電極４０４は基板４４４に埋め込むことができる。この場合には、第１補助層４５２は、リチウム燐オキシナイトライド（ＬｉＰＯＮ）のような約１ミクロンの厚さの個体電解質である。この層の上の第２電極４５８はＬｉＣｏＯ２で形成され、炭素繊維と混合してもよい。第２電極４５８は電子化学エネルギー源の正電極である。図４の追加の電極及び補助層は使用しない。電流コレクタを正電極に結合することが任意にできる。電解質及び電極層の堆積は物理気相成長、ＣＶＤ又はＡＬＤのような従来技術で行うことができる。
本発明による電極は高いアスペクト比のピラーによって大きな表面積をもたらすので、図４に示すエネルギー源に、改善された（最大化された）レートキャパビリティ及びパワー密度をもたらすことができる。エネルギー源の性能は、電解質の層厚を最小にするとともに層間の相互接触表面を最大にすることによって最適化される。
３層の積層はキャパシタについて上述したように追加の電解質層と電極層を設けることによって拡張することができる。
別の実施例では、素子４０２は、ＰＮダイオード、ＰＩＮダイオード、発光ダイオード、フォトダイオード等のような整流素子である。従って、補助層４５２は、２つの反対導電型のインシチュドープポリシリコン層の積層からなるものとすることができる。当業者であれば、デバイス４００内のこのような素子を標準の半導体材料及び方法を用いて製造することができる。この素子は２電極構成にも、キャパシタ及びエネルギー源について述べたようにマルチ電極構成にすることもできる。
一実施例では、３以上の電極を有する上述の素子は複数のサブ素子で構成できる。種々の例がまだ公開されてない欧州特許出願第０５１１０４８８．３号に見られる。例えば、ＭＩＭＩＭキャパシタは２つのＭＩＭサブ素子からなる。これらのサブ素子は電気的に並列に又は直列に接続又は結合することができる。ここで、接続とは短絡接続することを意味するが、結合とは他の受動素子又は能動素子を介して接続することを意味する。受動素子は、例えばキャパシタ、抵抗及び誘導素子（例えばコイル）を含む。能動素子は、例えばＭＥＭＳスイッチのようなスイッチ、ＭＯＳ及びＭＥＳＦＥＴのようなトランジスタ及びバイポーラトランジスタ、又はＰＩＮダイオードのようなダイオード等を含む。小さい基板面積上に高い容量を有する分布キャパシタ及び／又はチューナブル及び／又はスイッチャブルキャパシタを製造可能とする多くの可能性がある。同様に、電池の電極を、高い耐久性（並列接続）が得られるようにまたは高い電圧（直列接続）が得られるように接続又は結合することができる。直列接続エネルギー源の場合には、電圧を切り替え可能にすることもできる。
また、いくつかの又はすべての追加の電極をフローティングのままにしてＭＩＭキャパシタを直列に実効的に接続してもよい。これにより降伏電圧を増大できる。時には、第１電極を全く接続しない、又は接地することもできる。これは基板影響を低減する。
一実施例では、単一の素子が例えば図３に示すようなアレイ内に配列された複数のピラー電極を含むことができる。ピラー電極は、例えば素子の性質によって決まるキャパシタンス、]エネルギー又は電流とし得る、素子の出力を増大するために電気的に短絡することができる。
一実施例では、デバイスは複数の同じ種類の素子、例えばキャパシタを含むことができる。複数の異なる素子を追加の製造工程を用いる必要なしに単一の製造フローで形成するために第１電極の幾何形状を有利に使用できる。具体的には、ピラーの形状又はピラーと周囲構造との間の空間を調整することによって、キャパシタの第１電極の表面積を相違させるのが都合がよい。
第１電極の幾何形状の差別化は、基板５４４を有するデバイス５００内の異なる素子５０２，５０２’，５０２”及び５０２’”を示す図５に例示されるような異なるデザインを第１電極に与えることによって一つの製造ステップで行うのが好ましい。この場合には、これらの素子の第１電極５０４，５０４’，５０４”及び５０４’”はドーピングによって高オームの半導体基板５４４内に集積化される。第１及び第２電極は適切なマスク技術を用いて局所的に堆積された第１補助層５５２（図示せず）によって電気的に且つ物理的に分離される。この場合には、第１補助層は上述したＯＮＯ誘電体積層である。
異なるデザインを達成する第１の代替例では、素子５０２及び５０２’は異なる形状及び／又は断面プロファイル５１６及び５１６’を有するピラー５０８及び５０８’を備える。これにより、単位面積当たりの使用可能なピラーの側壁表面積が相違する。ピラーをアレイ内に異なる対称性に従って配列又は順序付けすることによって同様の効果を達成することもできる。
第２の代替例では、同じ断面プロファイルを有するピラー５０８’及び５０８”の高さが相違する。本代替例では、高さの差は溝５３６’及び５３６”の異なる深さに起因する。上述したように、深さは、例えば異なるエッチング速度を与えることによってピラー周囲の空間を相違させることによって制御される。この点に関し、本発明による電極は従来のノンプロファイルド断面を有するピラーと組み合わせることができるが、この場合にはエッチ深さを従来のピラーの機械的安定性に適合させる必要がある。
第３の代替例では、異なるタイプの電極を有する素子を合成する。例えば、素子５０２はピラー５０８を備える電極を有するが、素子５０２’”はピラーのない溝又は孔を備える電極を有する。エッチ深さは溝又は孔の断面により独立に制御できる。加えて、板電極を有する素子を集積化することもできる。
素子は、すべての溝、孔、空洞又はピラーが同一の深さ及び長さを有するように設計するのが好ましい。この場合には、第１電極上の追加の材料層の体積が種々の素子において同一の速度及び品質で生じる。
複数の素子を有するデバイスの一実施例では、これらの素子は同一のタイプ、例えばキャパシタ又はダイオードである。また、これらの素子は異なるタイプである。これらの複数の素子は、特定の電気的機能を実行し得る集積回路を構成するために、上述した他の受動素子又は能動素子を用いて又は用いないで電気的に接続又は結合することができる。このようなデバイスはアクティブダイとしても知られている。
一実施例では、デバイス又はアクティブダイはメモリを備える集積回路６００である。図６Ａに示されるように、メモリは、複数のワードライン６９７、複数のビットライン６０４及び複数のプレートライン６５８の間に接続された複数のメモリセルのアレイからなり、各メモリセルは１つのワードラインと１つのビットラインと１つのプレートラインとの間に接続される。ラインのアレイはメモリアレイを既知の方法に従って駆動するために周辺回路６０１に接続される。
各メモリセルはトランジスタ６９０及び蓄積キャパシタ６０２を備える。トランジスタは個々の蓄積キャパシタの選択的な読出し及び書込みのために使用される。当業者に既知のように、データ保持時間は蓄積キャパシタに依存する。トランジスタの寸法は減少し続けているので、これらのメモリデバイス内の単位基板面積当たりのキャパシタンスの増大が必要とされている。
図６Ｂは半導体基板６４４内のフィールド酸化物６９６の間に存在する２つのメモリセルを示す。各トランジスタ６９０はワードラインを構成するゲート６９７を有する。トランジスタはビットラインに接続されたチャネル端子６９５を共用する。各トランジスタは蓄積キャパシタ６０２のピラー６０８を有する第１電極６０４に接続される。すべてのゲート及び電極は絶縁分離層６９４により電気的に分離される。誘電体層６５２が各第１電極６０４を被覆し、第１電極をプレートラインを構成する第２電極６５８から電気的に分離する。
製造中において、第２電極がまだ堆積されていない状態では、ピラー６０８は溝又は孔内に埋設されてない自立構造である。従って、この構造の利点は高いキャパシタンス密度をもたらすのみならず、デバイス６００の製造歩留まりの増大ももたらすことにある。本実施例のデバイスでは第１電極６０４の第１表面が起伏のために基板表面に対して水平にならず、ピラーはこの表面に直角に延在しない。
これらのキャパシタは、本発明に従って設計し、例えばＵＳ５，８２１，１４２、ＵＳ５，２０４，２８０、ＵＳ５，３３６，６３０又はＵＳ６，９２４，５２６に記載されているような既知の半導体製造方法に従って製造することができる。これらのキャパシタは、電極層及び／又は補助又は誘電体層の厚さ並びに断面寸法が小さいにもかかわらず、前述したキャパシタと強い類似性を有する。当業者は、メモリアレイを駆動するために周辺回路をデバイス内にどのように設けるかは知っている。上述のデバイスは良好なデータ保持特性を有し、メモリ技術の良好なスケールダウンを可能にする。
本発明による他のデバイス又はアクティブダイは、トランシーバ、パワー増幅器、ＴＶ又はモバイルアプリケーション用ＩＣ、フィルタ、照合装置、チャージポンプ、又はＤＣ−ＤＣコンバータを含む。当業者は他のアプリケーションも知っている。
一実施例では、デバイスはプラットフォームデバイスまたは相互接続デバイスとしても知られているパッシブダイである。相互接続デバイスは、いわゆる半導体デバイスのアセンブリにおいて複雑な電気的機能を実現するために、１以上のアクティブダイ又は他のパッシブダイを電気的に相互接続することができる。アセンブリはパッケージ内システムとしても知られている。これらの機能はこれらのアセンブリ内で高い費用効率で達成することができる。その理由は、すべての電気的機能を単一のダイ内で実現する必要があるわけではなく、従って極めて複雑で費用のかかる製造プロセスを必要としないためである。従って、例えば相互接続すべきダイは種々の最適化されたプロセスで製造される。アセンブリは別のプロセスで行うことができる。
図７はアセンブリ７８０の一例を断面図で示す。アセンブリ７８０はアクティブデバイス７００、相互接続デバイス７８２を含む。アセンブリはダブルフリップチップ構造を利用し、デバイス７００を相互接続デバイス７８２にバンプ７８６によって電気的に接続し、相互接続デバイス７８２をリードフレーム７８４にバンプ７８８によって電気的に接続する。バンプ７８６は例えば金バンプであるが、バンプ７８８は例えばＳＡＣ（錫−銀−銅合金）のはんだバンプである。電気的相互接続は導電性バイア７８５による基板スルー接続である。アセンブリ全体はパッケージアセンブリ内のレディー・ツー・ユース・システムを構成すべくモールド７８９内にパッケージ化される。当業者でれば２以上のデバイスを含む他のこのようなアセンブリを考案することができる。
当業者であれば本発明によるデバイス有する多くの異なるアセンブリ構造を考案することができる。
７８２のような相互接続ダイ又はパッシブダイは７００のようなアクティブダイよりも簡単且つ経済的なプロセスで製造されるのが好ましい。このようなパッシブダイは例えばＷＯ２００４／１１４３９７号に従って製造することができる。更に、パッシブダイ又は相互接続ダイは、例えば上述した本発明による素子を用い、追加の電気的機能を実行する集積回路を備えることもできる。例えば、パッシブダイは、バッファ用又は上述したエネルギー源用の大きなキャパシタを有することができる。また、コイルが存在してもよい。特に、電池としてのデバイスは標準のＣＭＯＳ技術により製造されるアクティブダイに集積化するのは困難である。その理由は、ＣＭＯＳ製造に全く共通しない材料層を必要とするためである。あらゆる種類の素子に加えて、パッシブダイの７８５のような基板貫通バイアを集積化することもできる。これは、例えばＷＯ２００４／１１４３９７号に記載されている方法で行うことができる。バイアはパッシブダイ基板の異なる表面上に存在する複数のダイ間の電気的相互接続を可能にする。
このようなアセンブリ技術はフレキシブルで、多用途で、コストエフェクティブである。本発明によるデバイスは、これまで達成されなかった新しい改善された特性、例えば３００ｎＦ／ｍｍ２のキャパシタンス密度を有する大きなキャパシタンスを有する大きなキャパシタ又は長寿命の電池を提供する。これにより、このようなデバイスは更に広い応用範囲のための新しいアセンブリを提供する。
上述した実施例は説明のためであって本発明を限定するものではなく、当業者であれば添付の特許請求の範囲から逸脱することなく多くの代替実施例を設計することが可能である。特許請求の範囲において、構成要素の後の括弧内の参照符号は特許請求の範囲を限定するものではない。「具える」は、請求項に記載の要素や手順以外の要素や手順を除外するものではない。数を特定してない要素は複数の存在を除外するものではない。また、装置の請求項に記載されている手段のいくつかは一つの同一ハードウエア要素で実現してもよい。また、いくつかの手段が互いに異なる従属請求項に記載されていることのみをもって、これらの手段の組合せは有利に使用できないことを意味するものではない。
図１Ａ及び図１Ｂは本発明によるピラーを備える電極を示す。 図２Ａ〜図２Ｊは異なるプロファイルを有するピラーの断面を示す。 図３Ａ〜図３Ｃはピラーのアレイを断面図で示す。 図４Ａ及び図４Ｂは溝内にピラーを有する素子を備える本発明によるデバイスを示し、図４Ｂは図４ＡのＩ−Ｉ方向の断面図、図４Ｂは図４ＡのＩＩ−ＩＩ方向の断面図である。 図５Ａ及び図５Ｂは同じ製造工程で製造される異なる表面積の電極を有する素子を備えるデバイスを示す。 図６Ａ及び図６ＢはＤＲＡＭメモリ回路及び本発明によるキャパシタを含むＤＲＡＭメモリセルを示す。 本発明によるデバイスを備えるアセンブリの概略図である。

Claims (14)

  1. 第１表面を有する第１電極と前記第１表面から第１の方向に延在するピラーとを備える電気素子を含む電気デバイスであって、前記ピラーは前記第１表面から前記第１の方向に平行に測った長さを有し、前記第１の方向に直角の断面を有し且つ前記第１の方向に広がり前記ピラーを覆う側壁表面を有しているデバイスにおいて、前記ピラーに向上した機械的安定性を与えるために、前記ピラーは前記ピラーの長さの少なくとも一部分に沿って延在するへこみ部及び突部の何れか一つを備えることを特徴とする電気デバイス。
  2. 前記側壁表面は、前記第１の方向に平行に延在する線に沿って互いに接合する第１領域及び第２領域を備え、前記第１及び第２領域が互いに鈍角の傾斜角を形成することを特徴とする請求項１記載の電気デバイス。
  3. 前記側壁表面はなめらかな表面であることを特徴とする請求項１又は２記載の電気デバイス。
  4. 前記断面は対称なプロファイル（凹凸断面）であることを特徴とする請求項１〜３の何れかに記載の電気デバイス。
  5. 前記断面は前記ピラーの長さに沿って一定の面積を有することを特徴とする請求項１〜４の何れかに記載の電気デバイス。
  6. 前記断面は前記ピラーの全長に沿って同一の形状を有することを特徴とする請求項１〜４の何れかに記載の電気デバイス。
  7. 前記ピラーは３０より大きいアスペクト比を有することを特徴とする請求項１空の何れかに記載の電気デバイス。
  8. 前記電気素子は複数のピラーを備える第１電極を含むことを特徴とする請求項１〜７の何れかに記載の電気デバイス。
  9. 前記電気素子は第２電極及び第１補助層を備え、前記第１補助層は前記第２電極を前記第１電極から分離するように配置されている請求項１〜８の何れかに記載の電気デバイス。
  10. 前記電気素子は、一つ以上の追加の電極及び追加の補助層を備え、前記追加の補助層は前記第１及び第２電極間に少なくとも部分的に配置され、前記追加の電極は前記第１及び前記追加の補助層の少なくとも一部分によって互いに且つ前記第１及び第２電極から分離さていることを特徴とする請求項９記載の電気デバイス。
  11. 前記電気デバイスは同じタイプの複数の素子を備えることを特徴とする請求項１，８，９又は１０に記載の電気デバイス。
  12. 前記電気デバイスは半導体を含む基板を備え、前記第１電極は前記半導体の一部分である請求項１，８，９，１０又は１１に記載の電気デバイス。
  13. 前記電気デバイスは集積回路であり、前記素子はメモリセルである請求項１，８，９，１０又は１１に記載の電気デバイス。
  14. 請求項１、８、９，１０又は１１に記載の電気デバイスと少なくとも一つの集積回路を備え、前記電気デバイスは前記少なくとも一つの集積回路に電気的に結合されていることを特徴とするアセンブリ。
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