KR101963285B1 - 커패시터 및 이를 포함하는 실장기판 - Google Patents
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Abstract
본 발명의 일 실시예는 바디에 포함되는 지지부재; 상기 지지부재의 상부에 배치되며, 상부의 폭보다 하부의 폭이 넓은 복수의 필라; 및 상기 필라의 측면 및 상면에 배치되며, 유전층과 상기 유전층을 사이에 두고 서로 교번하여 배치되는 제1 및 제2 전극을 포함하는 커패시터층;을 포함하고, 인접하는 상기 필라의 하단부가 서로 접촉하는 커패시터를 제공한다.
Description
본 발명은 커패시터 및 이를 포함하는 실장기판에 관한 것이다.
최근 들어 스마트폰, 웨어러블 장비 등의 휴대용 IT 제품의 박형화가 진행되고 있다. 이로 인해 전체적인 패키지의 두께 감소를 위한 수동 소자의 박형화의 필요성도 증대되고 있다.
이를 위해 적층 세라믹 커패시터보다 더 얇은 두께를 구현할 수 있는 박막 커패시터의 수요도 증가하고 있다.
박막 커패시터는 박막 (Thin Film) 기술을 사용하여 박형의 커패시터를 구현할 수 있다는 장점이 있다.
또한, 박막 커패시터는 종래의 적층 세라믹 커패시터와 달리 낮은 ESL을 가진다는 장점이 있어서, 최근 AP (Applicaion Processor)용 디커플링 커패시터 (Decoupling Capacitor)로의 적용이 검토되고 있다.
이러한 AP (Application Processor)용 디커플링 커패시터 (Decoupling Capacitor)로 박막 커패시터를 사용하기 위해서 상기 박막 커패시터는 LSC (Land-side Capacitor) 형태로 제작되고 있다.
그러나, 기존 임베딩 방식의 커패시터의 경우 커패시터의 불량시 재작동(Rework)이 불가능하여 전체적인 손실 비용이 매우 커지기 때문에 재작동이 가능한 LSC (Land-side Capacitor) 형태의 박막 커패시터의 구현이 필요하다.
한편, LSC (Land-side Capacitor) 형태의 박막 커패시터는 솔더 볼(Solder Ball) 사이에 들어가기 때문에 가능한 소형으로 설계해서 솔더 볼을 제거하는 면적을 최소화하여야 한다.
이와 동시에 박막 커패시터의 용량을 증가시키기 위하여, 용량을 구현하는 표면적을 증가시킬 수 있는 필라(pillar)형 구조를 박막 커패시터에 적용시키는 연구가 진행중이다.
하지만 이와 같은 필라(pillar) 구조는 용량을 증가시키기 위하여 필라를 얇고 높게 형성하는 것은 공정 및 재료의 제약이 존재한다는 문제가 있다.
따라서, 공정 난이도 및 재료 자체의 한계를 고려하면서도 동시에 총 표면적을 증가시킬 수 있는 새로운 구조가 필요한 실정이다.
Nongaillard, et.al, "Design for manufacturing of 3D capacitors", Microelectronics Journal, 41, 2010
McCutcheon, "Deflections and stresses in circular tapered beams and poles", Civil Engineering for Practicing and Design Engineers, 2, 1983
본 발명의 목적은 커패시터의 용량을 현저히 향상시킬 수 있는 구조를 가지는 커패시터 및 그 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 신규한 구조의 커패시터를 제안하고자 하며, 구체적으로, 본 발명의 일 실시예에 따른 커패시터는 바디에 포함되는 지지부재; 상기 지지부재의 상부에 배치되며, 상부의 폭보다 하부의 폭이 넓은 복수의 필라; 및 상기 필라의 측면 및 상면에 배치되며, 유전층과 상기 유전층을 사이에 두고 서로 교번하여 배치되는 제1 및 제2 전극을 포함하는 커패시터층;을 포함하고, 인접하는 상기 필라의 하단부가 서로 접촉한다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 다른 예를 통하여 상술한 신규한 구조의 커패시터를 포함하는 실장 기판를 제안하고자 하며, 구체적으로, 본 발명의 다른 예에 따른 커패시터의 실장 기판은 일면에 반도체 칩이 배치된 기판; 및 실장면인 상기 기판의 타면에 배치되는 커패시터;를 포함하고, 상기 커패시터는, 바디에 포함되는 지지부재; 상기 지지부재의 상부에 배치되며, 상부의 폭보다 하부의 폭이 넓은 복수의 필라; 및 상기 필라의 측면 및 상면에 배치되며, 유전층과 상기 유전층을 사이에 두고 서로 교번하여 배치되는 제1 및 제2 전극을 포함하는 커패시터층;을 포함하고, 인접하는 상기 필라의 하단부가 서로 접촉한다.
본 발명의 일 실시예에 따른 커패시터는 지지부재의 상부에 상부의 폭보다 하부의 폭이 넓은 복수의 필라를 포함하고, 인접하는 필라의 하단부가 서로 접촉하도록 배치함으로써 단위 면적당 필라의 밀집도를 향상시켜 커패시터의 용량을 구현할 수 있는 총 표면적이 현저히 증가하여 커패시터의 용량을 현저히 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 A 영역의 부분 사시도를 개략적으로 도시한 것이다.
도 3은 도 2의 I-I`에 따른 단면도를 개략적으로 도시한 것이다.
도 4는 도 1의 A 영역의 부분 사시도를 개략적으로 도시한 것으로, 커버층이 제거된 실시예를 도시한 것이다.
도 5 내지 도 8은 필라의 상면의 평면도를 개략적으로 도시한 것이다.
도 9 및 10은 각각 필라의 상면의 형상이 사각형상 및 십자가 형상인 경우에 있어서, 필라와 연결전극의 배치를 개략적으로 도시한 평면도이다.
도 11은 본 발명의 일 실시예에 따른 커패시터 중 커버층을 제거한 평면도를 개략적으로 도시한 것이다.
도 12는 본 발명의 다른 실시예에 따른 커패시터의 실장 기판의 단면도를 개략적으로 도시한 것이다.
도 2는 도 1의 A 영역의 부분 사시도를 개략적으로 도시한 것이다.
도 3은 도 2의 I-I`에 따른 단면도를 개략적으로 도시한 것이다.
도 4는 도 1의 A 영역의 부분 사시도를 개략적으로 도시한 것으로, 커버층이 제거된 실시예를 도시한 것이다.
도 5 내지 도 8은 필라의 상면의 평면도를 개략적으로 도시한 것이다.
도 9 및 10은 각각 필라의 상면의 형상이 사각형상 및 십자가 형상인 경우에 있어서, 필라와 연결전극의 배치를 개략적으로 도시한 평면도이다.
도 11은 본 발명의 일 실시예에 따른 커패시터 중 커버층을 제거한 평면도를 개략적으로 도시한 것이다.
도 12는 본 발명의 다른 실시예에 따른 커패시터의 실장 기판의 단면도를 개략적으로 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
도면에 도시된 X 방향, Y 방향 및 Z 방향은 각각 폭 방향, 길이 방향 및 두께 방향으로 표현될 수 있다.
커패시터
도 1은 본 발명의 일 실시예에 따른 커패시터의 사시도를 개략적으로 도시한 것이며, 도 2는 도 1의 A 영역의 부분 사시도를 개략적으로 도시한 것이고, 도 3은 도 2의 I-I`에 따른 단면도를 개략적으로 도시한 것이다. 또한, 도 4는 도 1의 A 영역의 부분 사시도를 개략적으로 도시한 것으로, 커버층이 제거된 실시예를 도시한 것이다.
도 1 내지 4를 참조하여, 본 발명의 커패시터의 구조를 살펴보도록 한다.
커패시터(100)는 바디(101)와 바디의 외측에 배치되는 제1 및 제2 외부전극(191, 192)를 포함한다.
바디(101)의 형상에 특별히 제한은 없지만, 일반적으로 육면체 형상일 수 있다. 또한, 그 치수에 특별히 제한은 없으나, 예를 들면 0.6mm×0.3mm 크기일 수 있고, 1.0 ㎌ 이상의 고적층 및 고용량 박막 커패시터의 바디일 수 있다.
바디(101)는 지지부재(110)를 포함한다. 지지부재(110)는 Si, SiO2, Al2O3, MgO, LaAlO3 및 SrTiO3로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합일 수 있다.
지지부재(110)의 상부에는 일면으로 돌출되는 필라(120)가 배치된다. 필라(120)는 평판형이였던 지지부재(110)의 일면을 식각하여 형성될 수 있다.
필라(120)는 제1 방향(X) 및 제2 방향(Y)으로 복수개 배치될 수 있다. 필라(120)는 뿔의 상면을 절단한 형태인 뿔대 형상일 수 있다.
필라(120)는 지지부재(110)와 동일한 재료로 형성될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 지지부재(110)의 상부에 지지부재와 다른 재료로 식각층을 형성한 후에 식각층을 식각하여 필라를 형성하는 것도 가능하다.
본 발명의 일 실시예에 따른 커패시터(100)의 필라(120)는 상부의 폭보다 하부의 폭이 넓도록 형성될 수 있다.
필라(pillar) 구조의 커패시터는 트랜치(trench) 또는 그루브(groove) 구조의 커패시터에 비해 식각 공정 중에 발생하는 가스의 이동이 원활하여 식각 공정에 있어서 공정의 유리함을 가지고 있다.
특히, 이와 같은 공정 유리함으로 인해 필라(pillar) 구조의 커패시터는 트랜치(trench) 또는 그루브(groove) 구조의 커패시터에 비해 커패시터층이 형성될 수 있는 표면적 증가에 이점을 가진다.
커패시터층이 형성될 수 있는 표면적을 증가시키기 위해서는 필라를 보다 얇고 길게 형성하고, 단위 면적당 필라의 수를 조밀하게 배치할 필요가 있다.
하지만, 필라의 종횡비를 증가시키고, 동시에 단위 면적당 필라의 수를 조밀하게 배치하는 경우, 필라의 구조적 연성의 증가로 인해 공정 중에 필라 간 접착(sticking)이 발생하게 된다.
특히, 이와 같이, 필라 사이에 접착이 발생하게 되면 반 데르 발스 힘(Van der Waals Force)과 정전기력(Electrostatic Force) 등으로 인한 접착력으로 인해 쉽게 떨어지지 않는다는 문제가 있다.
필라 사이가 접착되는 문제를 간과 또는 무시하고 유전층 및 전극층 등을 형성하는 경우, 접착된 필라 사이에 유전층 및 전극층 등이 증착 될 수 없는 문제가 있다. 또한, 접착된 필라 사이에 유전층 및 전극층 등이 증착되더라도 표면적 감소로 인해 커패시터의 정전 용량이 감소하게 되는 문제가 있다.
또한, 접착된 필라 사이의 공간(void)을 방치하는 경우, 커패시터를 형성하는 공정 중 고온에서 진행되는 공정에서 공간(void) 내의 공기가 열팽창하여, 커패시터에 크랙을 발생시키는 문제가 있다.
상술한 문제들을 해결하기 위하여, 필라의 평단면의 형상을 트리포드(tripod) 형상으로 설계하는 시도가 있었다. 이와 같은 트리포드 형상의 구조는 하나의 필라의 크기가 크고, 필라 사이의 거리가 멀어서 필라간 접착 문제는 적어질 수 있으나, 동시에 커패시터층이 형성될 수 있는 표면적이 감소하여 정전 용량이 적어지는 문제가 있었다.
하지만, 본 발명의 일 실시예에 따른 커패시터(100)의 필라(120)는 상부의 폭보다 하부의 폭이 넓도록 형성함으로써 필라의 유효 강성을 증가시킬 수 있으며, 이에 따라 필라(120) 사이의 접착 문제를 방지할 수 있다.
구체적으로 살펴보면, 필라(120)와 지지부재(110)가 접하는 부분(필라의 고정단을 의미)에서 필라(120)의 단부(필라의 자유단을 의미)으로 평단면(X-Y 면)의 너비가 줄어들도록 필라(120)를 설계(Wt/Wb < 1이 되도록 설계)하면, 유효 강성(keff)이 증가되기 때문에 필라(120)의 굽힘 강도가 커진다.
이처럼, 필라(120)의 굽힌 강도가 증가될수록 필라(120) 사이의 접착 문제를 해결할 수 있기 때문에, 필라(120)의 하단부(고정단)가 서로 접촉하게 된다. 즉, 일 측의 필라(120)의 하단부가 끝나는 지점에 타측의 필라(120)의 하단부가 시작하게 된다.
이에 따라, 인접하는 필라(120)의 하단부가 서로 접촉하여 홈(130)이 형성되며, 이와 같은 홈(130)의 형상은 "V"자 일 수 있다.
필라(120)에는 유전층(145)과 유전층(145)을 사이에 두고 서로 교번하여 배치되는 제1 및 제2 전극(141, 142)을 포함하는 커패시터층(140)이 배치된다. 예를 들어, 필라(120)의 상면과 필라(120)의 측면(필라 사이의 홈(130))에 커패시터층(140)이 배치될 수 있다.
필라(120)의 표면, 즉 상면과 측면의 벽면에는 절연층(181)이 배치될 수 있다. 절연층(181)은 실리콘 산화물(SiO2)일 수 있으나, 이에 제한되는 것은 아니다.
필라(120)의 표면에 배치된 절연층(181)은 커패시터층(140)의 제1 전극(141)과 지지부재(110) 사이에 발생할 수 있는 누전현상을 최소화할 수 있다.
커패시터층(140)은 적어도 하나 이상의 유전층(145)을 포함할 수 있다. 예를 들어, 도 3를 참조하면, 유전층(145)이 2층 포함되는 경우, 필라(120)에는 제1 전극(141), 유전층(145), 제2 전극(142), 유전층(145), 및 제1 전극(141)이 순차적으로 적층될 수 있다. 이하, 유전층(145)이 2층 포함되는 실시예를 바탕으로 본 발명의 일 실시예에 따른 커패시터(100)에 대해 설명하나, 이에 제한되는 것은 아니다.
제1 및 제2 전극(141, 142)은 도전성 재료를 이용하여 형성될 수 있다. 제1 및 제2 전극(141, 142)의 재료는 유전층(145)으로 무엇을 이용하는지 여부에 의해 결정될 수 있다. 유전층(145)은 산화 금속(metal oxide) 등의 상유전체로 형성되는 경우에 제1 및 제2 전극(141, 142)의 재료는 질화 금속(metal nitride)를 포함할 수 있다. 예를 들어, 제1 및 제2 전극(141, 142)은 TiN 일 수 있으나, 이에 제한되는 것은 아니다.
제1 및 제2 전극(141)은 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
유전층(145)은 산화 금속(metal oxide) 등의 상유전체로 형성될 수 있다. 유전층(145)은 Al2O3, ZrO2, HfO2와 같은 산화 금속 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 유전층(145)은 Al2O3, ZrO2, HfO2와 같은 산화 금속을 단일 재료로 포함하여 형성될 수 있다. 이와 달리, 유전층(145)은 누전 특성을 향상시키기 위하여 복합층으로 형성될 수 있다. 유전층(145)이 복합층인 경우, 유전층(145)은 ZrO2 - Al2O3 - ZrO2 복합층 일 수 있다.
유전층(145)은 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 전극(141) 및 제2 전극(142)은 유전층(145)을 사이에 두고 서로 대향하도록 배치되어, 제1 전극(141) 및 제2 전극(142)에 각각 다른 극성의 전압이 인가될 때에 커패시터로 동작할 수 있다.
즉, 제1 전극(141) 및 제2 전극(142)이 유전층(145)을 사이에 두고 서로 교번하게 배치됨으로써, MIM (Metal - Insulator - Metal) 구조를 가지는 커패시터층(140)이 형성된다.
필라(120)의 구조로 인해 커패시터층(140)이 필라(120)에 배치되면 중앙의 상부에 공간이 발생하게 된다. 이와 같은 공간은 고온 공정 중 공간에 남아있는 공기의 열팽창으로 인한 크랙의 발생 원인이 될 있다. 따라서, 필라(120)에 커패시터층(140)이 배치되고 남은 공간에는 충전부(150)가 배치될 수 있다.
충전부(150)는 텅스텐(W) 또는 폴리실리콘(polycrystalline silicon)과 같은 전도체 일 수 있다. 충전부(150)가 전도체인 경우, 충전부(150)와 인접한 전극내의 저항을 크게 감소시킬 수 있다. 충전부(150)가 텅스텐(W)인 경우, 폴리실리콘과 달리 고온의 열처리가 필요하지 않다. 예를 들어, 충전부(150)는 텅스텐(W)을 스퍼터링으로 제조할 수 있다.
커패시터층(140)의 상부에는 절연층(182)이 배치될 수 있다. 커패시터층(140)의 상부에 배치되는 절연층(182)은 실리콘 산화물(SiO2) 또는 고분자 재료(예를 들어, 에폭시)일 수 있으나, 이에 제한되는 것은 아니다.
절연층(182)의 상부에는 제1 연결전극(161, 163)과 제2 연결전극(162)이 배치된다. 제1 연결전극(161, 163)은 제1 전극(141)과 전기적으로 연결되는 전극을 의미하며, 제2 연결전극(162)은 제2 전극(142)과 전기적으로 연결되는 전극을 의미한다. 제1 연결전극(161, 163)과 제2 연결전극(162)은 외부 전원과 연결시 서로 다른 극성으로 연결될 수 있다.
제1 연결전극(161, 163) 중 적층 방향으로 아래서부터 첫번째로 위치한 제1 전극(141)과 연결되는 제1 연결전극(161)은 제1 비아 전극(161`)을 통해 적층 방향으로 아래서부터 첫번째로 위치한 제1 전극(141)과 전기적으로 연결된다. 제1 비아 전극(161`)은 제1 연결전극(161)으로부터 절연층(182)을 관통하고, 커패시터층(140)의 적층 방향으로 아래서부터 첫번째로 위치한 제1 전극(141)까지 관입할 수 있다. 이때, 제1 비아 전극(161`)과 연결된 제1 전극(141)을 제외하고, 제1 비아 전극(161`)과 다른 제2 전극(141)의 사이 및 제1 비아 전극(161`)과 다른 제1 전극(143)의 사이에는 절연층(182`)이 배치될 수 있다. 즉, 제1 비아 전극(161`)은 제1 연결전극(161)과 하나의 제1 전극(141)을 연결하도록 배치될 수 있다.
제2 전극(142)과 연결되는 제2 연결전극(162)은 제2 비아 전극(162`)을 통해 제2 전극(142)과 전기적으로 연결된다. 제2 비아 전극(162`)은 제2 연결전극(162)으로부터 절연층(182)을 관통하고, 커패시터층(140)의 제2 전극(142)까지 관입할 수 있다. 이때, 제2 비아 전극(162`)과 연결된 제2 전극(142)을 제외하고, 제2 비아 전극(161`)과 다른 제1 전극(141, 143)의 사이에는 절연층(182`)이 배치될 수 있다. 즉, 제2 비아 전극(162`)은 제2 연결전극(162)과 하나의 제2 전극(142)을 연결하도록 배치될 수 있다.
제1 연결전극(161, 163) 중 적층 방향으로 아래서부터 두번째로 위치한 제1 전극(141)과 연결되는 제1 연결전극(163)은 제1 비아 전극(163`)을 통해 적층 방향으로 아래서부터 두번째로 위치한 제1 전극(141)과 전기적으로 연결된다. 제1 비아 전극(161`)은 제1 연결전극(163)으로부터 절연층(182)을 관통하고, 커패시터층(140)의 적층 방향으로 아래서부터 두번째로 위치한 제1 전극(141)까지 관입할 수 있다. 이때, 제1 비아 전극(163`)과 연결된 제1 전극(141)을 제외하고, 제1 비아 전극(163`)과 다른 제2 전극(141)의 사이 및 제1 비아 전극(163`)과 다른 제1 전극(143)의 사이에는 절연층(182`)이 배치될 수 있다. 즉, 제1 비아 전극(163`)은 제1 연결전극(163)과 하나의 제1 전극(141)을 연결하도록 배치될 수 있다.
제1 비아 전극(161`, 163`)과 제2 비아 전극(162`)은 절연층(182) 중 필라(120)의 상면에 대응하는 위치 중 적어도 일부에 비아를 형성하고, 비아를 도전성 물질을 충전하여 형성될 수 있다.
절연층(182)의 상부에는 제1 연결전극(161, 163)과 제2 연결전극(162)이 배치된다. 제1 연결전극(161, 163)과 제2 연결전극(162)은 제1 방향(X)으로 길게 형성될 수 있다. 제1 연결전극(161, 163)과 제2 연결전극(162)의 사이에는 절연층(184)이 배치되어 제1 연결전극(161, 163)과 제2 연결전극(162)이 서로 접촉하는 것을 방지할 수 있다.
제1 연결전극(161, 163)과 제2 연결전극(162)은 도전성 물질을 포함하는 페이스트를 인쇄하여 형성되거나, 도금, 스퍼터링 등의 공법을 이용하여 형성될 수 있다.
제1 연결전극(161, 163)과 제2 연결전극(162)과 절연층(184)의 상부에는 커버층(183)이 배치될 수 있다. 커버층(183)은 에폭시와 같은 고분자 수지일 수 있으나, 이에 제한되는 것은 아니다. 커버층(183)은 외부의 충격 또는 전도성 이물질 등으로부터 커패시터(100)를 보호하는 역할을 수행할 수 있다.
도 5 내지 도 8은 필라(120)의 상면의 평면도를 개략적으로 도시한 것이다.
필라(120)의 상면의 형상은 사각형(도 5), 원형(도 6), 삼각형(도 7) 또는 십자가 형상(도 8)일 수 있다. 필라(120)의 단위 면적당 밀집도는 필라(120)의 상면의 형상을 사각형으로 하는 것이 가장 높으며, 공정의 편이성은 필라(120)의 상면의 형상을 원형으로 하는 것이 가장 높다. 또한, 쓰러짐에 대한 내구성은 필라(120)의 상면의 형상을 십자가 형상으로 하는 것이 가장 높다.
도 9 및 10은 각각 필라의 상면의 형상이 사각형상 및 십자가 형상인 경우에 있어서, 필라와 연결전극의 배치를 개략적으로 도시한 평면도이다.
도 9 및 도 10을 참조하면, 제1 연결전극(161, 163)과 제2 연결전극(162)은 제1 방향(X)으로 길게 형성될 수 있다. 필라(120) 중 적어도 일부는 상면에 비아 전극(161`, 162`, 163`)이 형성된다. 제1 연결전극(161, 163)과 제2 연결전극(162)은 제2 방향(Y)으로 서로 교번하여 배치될 수 있다. 제1 연결전극(161, 163)과 제2 연결전극(162)은 제2 방향(Y)으로 각각의 사이에 절연층(184)이 배치된다.
제1 연결전극(161, 163)이 (+) 극성의 외부전극과 연결됨으로써, 제1 전극(141, 143)이 (+) 극성을 가지게 되고, 제2 연결전극(162)이 (-) 극성의 외부전극과 연결됨으로써, 제2 전극(142)이 (-) 극성을 가지게 된다.
도 11은 본 발명의 일 실시예에 따른 커패시터 중 커버층을 제거한 평면도를 개략적으로 도시한 것이다.
도 11을 참조하면, 바디(101)의 외측, 예를 들어 제1 방향의 양 단면에는 제1 및 제2 외부전극(191, 192)이 배치된다. 제1 외부전극(191) 및 제2 외부전극(192)은 도전성 물질을 포함하는 페이스트에 바디(101)의 제1 방향(X)의 양 단면을 딥핑(dipping)하여 형성할 수 있다. 필요에 따라, 제1 외부전극(191) 및 제2 외부전극(192) 상에는 도금층을 더 포함할 수 있다. 제1 및 제2 외부전극은 도 11과 달리 커패시터(100)의 실장면에 배치되는 것도 가능하다.
제1 연결전극(161, 163)은 제1 방향(X)의 일 방향으로 제1 외부전극(191)에 대응하는 위치까지 연장되어, 제1 외부전극(191)과 접촉될 수 있다. 또한, 제2 연결전극(162)은 제1 방향(X)의 타 방향으로 제2 외부전극(192)에 대응하는 위치까지 연장되어, 제2 외부전극(192)과 접촉될 수 있다.
바디(101)의 제2 방향(Y)의 양쪽에는 마진부(102)가 배치될 수 있다. 마진부(102)는 커패시터(100)의 내측으로 전도성 이물질 등이 유입되는 것을 방지하는 역할을 수행할 수 있다.
커패시터의 실장기판
도 12는 본 발명의 다른 실시예에 따른 커패시터의 실장기판의 단면도를 개략적으로 도시한 것이다.
도 12를 참조하면, 본 발명의 다른 실시예에 따른 커패시터의 실장 기판(1000)은 기판(210), 기판(210)의 일면에 배치되는 반도체 칩(220) 및 기판(210)의 타면에 배치되는 커패시터(100)를 포함한다.
이 때, 커패시터(100)는 본 명세서에서 설명한 일 실시예에 따른 커패시터(100)가 이용될 수 있다. 본 발명의 일 실시예에 따른 커패시터(100)를 일명 박막 커패시터라 하는데, 박막 커패시터는 종래의 적층 세라믹 커패시터와 달리 낮은 ESL을 가진다는 장점이 있어서, 최근 AP (Application Processor)용 디커플링 커패시터 (Decoupling Capacitor)로의 적용이 검토되고 있다. 특히 커패시터가 디컬플링 커패시터로 이용되는 경우 AP에 인접하게 배치할 필요가 있기 때문에, 본 발명의 다른 실시예에 따른 커패시터의 실장 기판(1000)은 AP로 이용되는 반도체 칩(220)을 기판(210)의 일면에 배치하고, 반도체 칩(220)과 대향하는 위치의 기판(210)의 타면에 커패시터(100)를 배치할 수 있다.
이처럼, 반도체 칩(220)과 대향하는 위치에 배치되는 커패시터(100)를 LSC (Land-side Capacitor)라 한다. 이와 같은 LSC (Land-side Capacitor) 형의 커패시터(100)는 반도체 칩(220)과 대향하는 위치의 기판(210)의 타면에 배치되기 때문에, 기판(210)을 메인 기판(310)에 실장하기 위해서는 솔더 볼(Solder Ball, 230)보다 두께가 얇아야 하며, 가능한 소형으로 설계해서 솔더 볼을 제거하는 면적을 최소화할 필요가 있다.
본 발명의 다른 실시예에 따른 커패시터의 실장 기판(1000)은 지지부재의 상부에 상부의 폭보다 하부의 폭이 넓은 복수의 필라를 포함하고, 인접하는 필라의 하단부가 서로 접촉하도록 배치함으로써 단위 면적당 필라의 밀집도를 향상시켜 커패시터의 용량을 구현할 수 있는 총 표면적이 현저히 증가하여 커패시터의 용량을 향상시키면서도, 동시에 소형화 및 박막화가 가능하다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100; 커패시터
101; 바디
120; 필라
130; 홈
140; 커패시터층
141; 제1 전극
142; 제2 전극
145; 유전층
150; 충전부
161, 162, 163: 연결전극
181, 182, 184: 절연층
183; 커버층
191, 192; 외부전극
101; 바디
120; 필라
130; 홈
140; 커패시터층
141; 제1 전극
142; 제2 전극
145; 유전층
150; 충전부
161, 162, 163: 연결전극
181, 182, 184: 절연층
183; 커버층
191, 192; 외부전극
Claims (8)
- 지지부재를 포함하는 바디;
상기 지지부재의 상부에 배치되며, 상부의 폭보다 하부의 폭이 넓은 복수의 필라; 및
상기 필라의 측면 및 상면에 배치되며, 유전층과 상기 유전층을 사이에 두고 서로 교번하여 배치되는 제1 및 제2 전극을 포함하는 커패시터층;을 포함하고,
인접하는 상기 필라의 하단부가 서로 접촉하고, 인접하는 상기 필라의 하단부가 서로 접촉하여 형성되는 홈의 단면의 형상은 "V"자이며,
상기 필라는 Si, SiO2, Al2O3, MgO, LaAlO3 및 SrTiO3로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합을 포함하는 커패시터.
- 삭제
- 제1항에 있어서,
상기 필라의 상면의 형상은 사각형, 원형, 삼각형 또는 십자가 형상 중 적어도 하나인 커패시터.
- 제1항에 있어서,
상기 커패시터층은 복수의 유전층을 포함하는 커패시터.
- 지지부재를 포함하는 바디;
상기 지지부재의 상부에 배치되며, 상부의 폭보다 하부의 폭이 넓은 복수의 필라; 및
상기 필라의 측면 및 상면에 배치되며, 유전층과 상기 유전층을 사이에 두고 서로 교번하여 배치되는 제1 및 제2 전극을 포함하는 커패시터층;
상기 커패시터층의 상부에 배치되는 절연층;
상기 절연층의 일면으로부터 상기 제1 전극까지 관입하여 상기 제1 전극과 연결되는 제1 비아 전극;
상기 절연층의 일면으로부터 상기 제2 전극까지 관입하여 상기 제2 전극과 연결되는 제2 비아 전극;
상기 절연층 상에 상기 바디의 제1 방향으로 연장되어 배치되며, 상기 제1 비아 전극과 연결되는 제1 연결전극;
상기 절연층 상에 상기 바디의 제1 방향으로 연장되어 배치되며, 상기 제2 비아 전극과 연결되는 제2 연결전극; 및
상기 바디의 외측에 배치되는 제1 및 제2 외부전극;을 포함하고,
상기 제1 연결전극은 상기 제1 방향으로 상기 제1 외부전극에 대응하는 위치까지 연장되어 상기 제1 외부전극과 연결되고,
상기 제2 연결전극은 상기 제1 방향으로 상기 제2 외부전극에 대응하는 위치까지 연장되어 상기 제2 외부전극과 연결되고,
인접하는 상기 필라의 하단부가 서로 접촉하고, 인접하는 상기 필라의 하단부가 서로 접촉하여 형성되는 홈의 단면의 형상은 "V"자인 커패시터.
- 삭제
- 삭제
- 일면에 반도체 칩이 배치된 기판; 및
실장면으로 제공되는 상기 기판의 타면에 배치되는 제1항, 제3항, 제4항 및 제5항 중 어느 한 항의 커패시터;를 포함하는 커패시터의 실장 기판.
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