CN115472590A - 一种芯片和电子装置 - Google Patents

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Abstract

本申请公开了一种芯片和电子装置，其中，该芯片包括：第一衬底；第一导电线路，包括第一金属层和第二金属层，第一金属层和第二金属层间隔；第一衬底设置有垂直于第一金属层平面的至少一组第一导电部，每组第一导电部包括第一导电体以及第二导电体，第一导电体连接第一金属层，第二导电体连接第二金属层，且第一导电体与第二导电体之间设置有掺杂介质，以使得第一导电体与第二导电体形成第一电容，第一电容用于存储电荷以为芯片供电。通过上述方式，本申请中的芯片通过使第一衬底中的第一导电体与第二导电体对应形成第一电容，合理地利用了硅衬底中的空闲空间，从而有效扩展了芯片的功能实现。

Description

一种芯片和电子装置
技术领域
本申请涉及芯片技术领域，尤其是涉及一种芯片和电子装置。
背景技术
现今，在芯片中通常不可避免的会设置有硅衬底，以作为整个芯片的物理基础，而具有支撑、导热以及电极等作用。
然而，在现有的芯片的生产过程中，在硅衬底内部通常会空余很多的可以作为线路扩展的空间位置，而未被利用起来，从而造成了极大的空间浪费。
发明内容
本申请提供了一种芯片和电子装置，以解决现有技术中的芯片中的硅衬底存在可利用空间浪费的问题。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种芯片，其中，该芯片包括：第一衬底；第一导电线路，包括第一金属层和第二金属层，第一金属层和第二金属层间隔设置；第一衬底设置有垂直于第一金属层平面的至少一组第一导电部，每组第一导电部包括第一导电体以及第二导电体，第一导电体连接第一金属层，第二导电体连接第二金属层，且第一导电体与第二导电体之间设置有掺杂介质，以使得第一导电体与第二导电体形成第一电容。
其中，第一金属层和第二金属层同层设置。
其中，第一金属层和第二金属层层叠设置，且第一金属层和第二金属层在衬底上的投影不完全重合。
其中，芯片还包括绝缘层，绝缘层设置在第一金属层和第二金属层之间，以使第一金属层和第二金属层间隔设置。
其中，第一金属层和第二金属层投影重合部分对应的绝缘层设置有掺杂介质，以将第一金属层和第二金属层投影重合部分形成第二电容；其中，第一电容和第二电容并联。
其中，第一金属层靠近第一衬底设置，第二金属层设置于第一金属层远离第一衬底的一侧，第二金属层在第一衬底上的投影面积大于第一金属层在第一衬底上的投影；第二导电体直接连接第二金属层；或者第一导电线路还包括第三金属层，第三金属层与第一金属层同层设置，且第三金属层与第二金属层在第一衬底上的投影至少部分重合，第二导电体连接第三金属层，第三金属层与第二金属层之间的绝缘层中设置有导电通孔。
为解决上述技术问题，本申请采用的又一个技术方案是：提供一种三维芯片，其中，该三维芯片包括：第一晶片，包括第一衬底和第一导电线路，第一导电线路包括第一金属层和第二金属层，第一金属层和第二金属层间隔设置，第一衬底设置有垂直于第一金属层平面的至少一组第一导电部，每组第一导电部包括第一导电体以及第二导电体，第一导电体连接第一金属层，第二导电体连接第二金属层，且第一导电体与第二导电体之间设置有掺杂介质，以使得第一导电体与第二导电体形成第一电容，第一电容用于存储电荷以为三维芯片供电；第二晶片，第二晶片与第一晶片层叠设置，且通过三维异质键合工艺实现连接。
其中，第二晶片还包括第二导电线路，至少部分第一导电部连接第二导电线路，以利用所述第一电容为所述第二导电线路供电。
其中，第二晶片还包括第二衬底，第二衬底与第一衬底相邻设置，第二衬底设置有垂直于第一金属层平面的至少一组第二导电部，每组第二导电部连接至少部分第一导电部，以使第一晶片连接第二晶片。
其中，第二晶片还包括第二导电线路，第二导电线路包括第三金属层和第四金属层，第三金属层和第四金属层间隔设置，每组第二导电部包括第三导电体以及第四导电体，第三导电体连接第三金属层，第四导电体连接第四金属层，且第三导电体与第四导电体之间设置有掺杂介质，以使得第三导电体与第四导电体形成第三电容，第三电容用于存储电荷以为第一晶片和/或第二晶片供电。
其中，第一导电体的一端连接第一金属层，其另一端连接第三导电体，第二导电体的一端连接第二金属层，其另一端连接第四导电体，以使第一电容与第三电容并联。
为解决上述技术问题，本申请采用的又一个技术方案是：提供一种电子装置，包括外壳和连接于外壳的芯片，其中，该芯片为上述任一项所述的芯片或三维芯片。
本申请的有益效果是：区别于现有技术的情况，本申请提供的芯片中的第一导电线路具体包括间隔设置的第一金属层和第二金属层，而其第一衬底还设置有垂直于第一金属层平面的至少一组第一导电部，每组第一导电部包括第一导电体以及第二导电体，第一导电体连接第一金属层，第二导电体连接第二金属层，且第一导电体与第二导电体之间设置有掺杂介质，以使得第一导电体与第二导电体形成第一电容，从而能够合理地，并最大化的利用芯片的硅衬底中的空闲空间，以有效地扩展了芯片的功能实现。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，其中：
图1是本申请芯片第一实施方式的结构示意图；
图2是图1中芯片第一实施例的局部立体示意图；
图3是图1中芯片第二实施例的局部立体示意图；
图4是图1中芯片第三实施例的局部立体示意图；
图5是本申请三维芯片第一实施方式的结构示意图；
图6是本申请三维芯片第二实施方式的结构示意图；
图7是本申请电子装置一实施方式的结构示意图。
具体实施方式
为使本申请解决的技术问题、采用的技术方案和达到的技术效果更加清楚，下面将结合附图对本申请实施例的技术方案作进一步的详细描述。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
请参阅图1，图1是本申请芯片第一实施方式的结构示意图。在本实施方式中，该芯片1包括：第一衬底11和第一导电线路12。
其中，该第一衬底11具体指的是整个芯片1的物理基础，具有支撑、导热以及电极等作用的底部基体层；而第一导电线路12则对应为芯片1中用于实现设计电气逻辑的功能电路，并对应包括有至少一个叠层设置于第一衬底11上的图案化的线路层，且在具有至少两个线路层时，每相邻两个线路层之间还对应设置有绝缘层15，而该绝缘层15还对应设置有导电通孔16，以使各线路层之间实现电连接。
具体地，该第一导电线路12进一步包括第一金属层121和第二金属层122，且该第一金属层121和第二金属层122间隔设置。
且在第一衬底11中对应设置有垂直于第一金属层121平面的至少一组第一导电部13，而每组第一导电部13又进一步包括对应设置的第一导电体131和第二导电体132，该第一导电体131具体连接于第一金属层121，而该第二导电体132连接第二金属层122。
其中，第一导电体131与第二导电体132之间的部分第一衬底11中设置有掺杂介质14，以使得第一导电体131与第二导电体132能够对应作为两个正相对的电容极板，而形成为第一电容，进而通过第一金属层121和第二金属层122分别连接至第一导电线路12中的相应功能电路中，以在芯片1中实现电容功能的扩展。
上述方案，通过使第一导电体131与第二导电体132形成第一电容，从而能够合理地，并最大化的利用芯片1的硅衬底中的空闲空间，以有效地扩展了芯片1的功能实现，并能够通过该第一电容对芯片1中的相应电路进行稳压，进而有效减少芯片1的功耗及总用电量。
请继续参阅图2，图2是图1中芯片1第一实施例的局部立体示意图。
在本实施例中，该芯片1还包括绝缘层15，该绝缘层15具体设置在第一衬底11和第一导电线路12之间，以及第一导电线路12中的各相互叠层设置的线路层之间，且该第一金属层121和第二金属层122具体是设置在第一导电线路12的同一线路层中，而对应同层设置，并由绝缘层15隔开，以实现设计线路逻辑。
在另一实施例中，芯片1中的绝缘层15具体还可以对应设置在第一衬底11和第一金属层121之间，以及第一金属层121和第二金属层122之间，且该第一金属层121和第二金属层122具体还可以对应设置在第一导电线路12的任意两个不同的线路层中，而由绝缘层15隔开，比如，该第一金属层121具体可以设置在第一导电线路12中靠近第一衬底11的线路层中，而第二金属层122对应设置在第一导电线路12中任一合理的远离第一衬底11的线路层中，并使第一金属层121和第二金属层122在设定方向上间隔设置。
其中，该设定方向具体为垂直第一衬底11面向第一导电线路12一侧面的方向，也即第一导电体131的延伸方向。
可理解的是，该绝缘层15具体还对应设置在每一线路层的图案化处理的间隙中，而第一导电体131和第二导电体132具体还可以延伸至绝缘层15中，以分别对应与第一金属层121和第二金属层122实现连接。
可选地，该掺杂介质14具体可以是低温漂介质，从而使得该第一电容具体为低温漂的精准电容，以连接至第一导电线路12中，供芯片1使用，进而实现相应的电路功能。
请继续参阅图3，图3是图1中芯片1第二实施例的局部立体示意图。
在本实施例中，第一金属层121和第二金属层122具体是层叠设置，且第一金属层121和第二金属层122在衬底11上的投影不完全重合，也即该第一金属层121和第二金属层122分别位于第一导电线路12中的任意相邻两线路层中，比如，靠近第一衬底11的两相邻线路层中，或其他任意合理的两层叠设置的线路层中。
在一实施例中，第一金属层121和第二金属层122投影重合部分对应的绝缘层15还设置有掺杂介质，以能够将第一金属层121和第二金属层122的投影重合部分形成第二电容。
可理解的是，该第一金属层121和第二金属层122的投影重合部分具体能够对应形成为第一电容极板和第二电容极板，且第一导电体131具体连接于该第一电容极板，而第二导电体132连接于该第二电容极板，以使第一电容和第二电容相互并联。
进一步地，上述第一电容极板和第二电容极板具体能够对应形成为第一导电线路12中的内部电容，而通过将对应形成第一电容的第一导电体131和第二导电体132分别与第一电容极板和第二电容极板实现连接时，便能够与芯片1中原本通过第一电容极板和第二电容极板形成的内部电容结合起来，以最大限度的利用硅衬底中的空闲空间，增加该内部电容的容值，而由第一电容和内部电容相结合得到的组合电容的容值具体为二者的容值之和。
在一实施例中，第一金属层121具体靠近第一衬底11设置，而第二金属层122设置于第一金属层121远离第一衬底11的一侧，且第二金属层122在第一衬底11上的投影面积大于第一金属层121在第一衬底11上的投影，而第二导电体132具体是直接连接在第二金属层122上。
在一实施例中，芯片1中具体还可以包括有至少两组第一导电部13，且至少两组第一导电部13对应形成有至少两个第一电容，而分布在第一衬底11和绝缘层15中不同位置处的至少两组第一导电部13中的第一导电体131和第二导电体132具体还可以分别均对应与同一第一电容极板和第二电容极板实现连接，以将对应形成的至少两个第一电容均连接在第二电容上，以相互并联，从而使依次叠加得到的组合电容形成为一个大容值电容。
可选地，掺杂在对应形成的每一第一电容的第一导电体131与第二导电体132之间的部分第一衬底11中的掺杂介质14具体为高介电常数介质，从而使得相应得到的第一电容能够与第二电容相结合，而形成为大容值电容。
请继续参阅图4，图4是图1中芯片1第三实施例的局部立体示意图。
在本实施例中，第一导电线路12还包括第三金属层123，该第三金属层123具体与第一金属层121同层设置，且第三金属层123与第二金属层122在第一衬底11上的投影至少部分重合，而第二导电体132具体还可以连接第三金属层123，而第三金属层123与第二金属层122之间的绝缘层15中设置有导电通孔16。
可理解的是，该第一金属层121和第二金属层122的投影重合部分具体能够对应形成为第一电容极板和第二电容极板，且第一导电体131具体连接于该第一电容极板，而第二导电体132能够藉由第三金属层123和导电通孔16连接至第二电容极板，以使第一电容和第二电容相互并联。
进一步地，在通过第三金属层123和导电通孔16实现第二导电体132与第二电容极板之间的连接，便能够尽可能的减少第二导电体132在绝缘层15中的延伸长度，而使其与第一导电体131的长度相同，从而能够有效降低第一导电部13的制作难度，并避免了第二导电体132可能对第一导电线路12中的各线路层的布局造成不良影响。
在另一实施例中，当第一金属层121也对应设置在第一导电线路12中远离第一衬底11的任意线路层中时，第一导电线路12中具体还可以包括第四金属层(图未示出)，且该第四金属层和第三金属层123均设置在第一导电线路12中靠近第一衬底11的线路层设置，而第一金属层121与第四金属层间的绝缘层15中也对应设置有导电通孔16，以使第一导电体131能够藉由该第四金属层和导电通孔16连接至第一金属层121，也即第一电容极板。
可选地，该第一导电体131和第二导电体132对应呈长方体状，且具体是在第一衬底11中形成有至少一对长方体状的槽体(图未标出)，而在该槽体中对应填充有导电金属，以分别形成为第一导电体131和第二导电体132，从而能够在第一导电体131与第二导电体132之间的部分第一衬底11中设置掺杂介质14后，使第一导电体131和第二导电体132作为两个正相对的电容极板，而形成为第一电容。
进一步地，该槽体具体可以是通槽或盲槽，也即该槽体的深度具体可以等于第一衬底11的厚度，也可以小于第一衬底11的厚度，而第一导电体131和第二导电体132在其延伸方向上的长度等于或小于第一衬底11的厚度，本申请对此不做限定。
可选地，第一导电线路12中靠近第一衬底11的线路层、第一导电体131以及第二导电体132具体是采用金属钨或铜等任一合理的导电材料制成，而第一导电线路12中远离第一衬底11的线路层和导电通孔16具体可以是采用金属铝或铜等任一合理的导电材料制成，本申请对此不做限定。
可选地，该第一衬底11具体为硅衬底、蓝宝石衬底或氮化硅衬底等任一合理材料制成的衬底，本申请对此不做限定。
在一实施例中，芯片1中的第一衬底11和绝缘层15之间还设置有隔离层17，且该隔离层17具体是绝缘材料层，以能够有效隔绝第一导电线路12通过未设置第一导电部13的位置与第一衬底11实现电连接的可能。
在一实施例中，在芯片1中的第一衬底11面向第一导电线路12的一侧还形成有一凹槽(图未标出)，而该凹槽中还填充有导电介质，以形成为有源区111，且该有源区111进一步通过导电通孔16连接至第一导电线路12，并通过相应设置的导电线路连接至外部电源，以给芯片1供电，和/或该有源区111具体还能够连接至第一导电线路12中的其他线路位置。
请参阅图5，图5是本申请三维芯片第一实施方式的结构示意图。本实施方式中，该三维芯片2具体包括：第一晶片20和第二晶片30。
其中，该第一晶片20和第二晶片30具体指的是三维芯片2中集成有功能电路的半导体材料片，以能够在垂直方向上对第一晶片20和第二晶片30进行堆叠，并通过相应的导电线路连接第一晶片20和第二晶片30，而形成的一种全新的芯片结构。
具体地，该第一晶片20进一步包括第一衬底21和第一导电线路22，而该第一导电线路22进一步包括第一金属层221和第二金属层222，且该第一金属层221和第二金属层222间隔设置。
且在第一衬底21中对应设置有垂直于第一金属层221平面的至少一组第一导电部23，而每组第一导电部23又进一步包括对应设置的第一导电体231和第二导电体232，该第一导电体231具体连接于第一金属层221，而该第二导电体232连接第二金属层222。
其中，第一导电体231与第二导电体232之间的部分第一衬底21中还设置有掺杂介质24，以使得第一导电体231与第二导电体232能够对应作为两个正相对的电容极板，而形成为第一电容，进而通过第一金属层221和第二金属层222分别连接至第一导电线路22中的相应功能电路中，以在第一晶片20中实现电容功能的扩展。
进一步地，第二晶片30与第一晶片20相互层叠设置，且具体是通过三维异质键合工艺实现连接。
在一实施例中，该第二晶片30还包括第二导电线路32，且至少部分第一导电部23连接第二导电线路32，以使第一晶片20与第二晶片30实现连接。以此能够利用所述第一电容为所述第二导电线路供电，实现跨芯片内部电容供电。
在一实施例中，该三维芯片2还包括导电连接件40，且至少部分第一导电部23具体是通过该导电连接件40与第二晶片30中的第二导电线路32实现连接。
进一步地，该导电件40具体还包括重分布层41和导电柱42，该重分布层41设置在第一衬底21背离第一导电线路22的一侧面上，而导电柱42又进一步设置在重分布层41与第二晶片30之间，且至少部分第一导电部23具体可以连接重分布层41，而导电柱42又进一步连接第二导电线路32，以使第一晶片20与第二晶片30实现连接。
需说明的是，该重分布层41具体包含铜连接或走线，用于实现封装各个部分之间的电气连接，且具体是金属或高分子介电材料层。
在一实施例中，第二晶片30还包括第二衬底31，该第二衬底31中还设置有垂直于第一金属层221平面的至少一组第二导电部33，而第二导电线路32还包括第三金属层321和第四金属层322，且第三金属层321具体与第四金属层322相互间隔设置。
其中，该第二导电部33还进一步包括第三导电体331以及第四导电体332，而第三导电体331具体连接于第三金属层321，第四导电体332连接第四金属层322，且第三导电体331与第四导电体332之间的部分第二衬底31中设置有掺杂介质34，以使得第三导电体331与第四导电体332形成第三电容，以用于存储电荷以为第一晶片20和/或第二晶片30供电。
可选地，第一导电体231和第二导电体232具体呈长方体状，以保证能够对应实现第一晶片20和第二晶片30之间电连接的同时，还能够相互匹配，以对应形成第一电容，且只需对在原有工艺上稍微改变一下原本需对应设置在第一衬底21中的互联通孔的形状即可，从而能够尽可能的减小相应的制造实现成本。
可选地，第三导电体331和第四导电体332具体呈长方体状，以能够相互匹配，以对应形成第三电容。
可理解的是，在本实施例中，该第一衬底21、有源区211、第一导电线路22、第一金属层221、第二金属层222、第一导电部23、第一导电体231、第二导电体232、掺杂介质24、绝缘层25以及导电通孔26具体可以分别同于第一衬底11、有源区111、第一导电线路12、第一金属层121、第二金属层122、第一导电部13、第一导电体131、第二导电体132、掺杂介质14、绝缘层15以及导电通孔16；且第二衬底31、有源区311、第二导电线路32、第三金属层321、第四金属层322、第二导电部33、第三导电体331、第四导电体332、掺杂介质34、绝缘层35以及导电通孔36也可以分别同于第一衬底11、有源区111、第一导电线路12、第一金属层121、第二金属层122、第一导电部13、第一导电体131、第二导电体132、掺杂介质14、绝缘层15以及导电通孔16，具体请参阅图1-图4及相关文字内容，在此不再赘述。
在另一实施例中，第二晶片30中的第二导电部33的数量还可以不同于该第一导电部23的数量，也即相应得到的第二电容和第一电容的数量可以相同，也可以不同，而具体由三维芯片2的实际需求确定，本申请对此不做限定。
在另一实施例中，第一晶片20的第一衬底21中还能够进一步设置垂直于第一金属层221平面的至少一个第五导电体29，且该第五导电体29无需对应形成第一电容，而仅是旨在实现第一晶片20和第二晶片30之间的电连接。
可选地，第五导电体29具体可以呈圆柱状或梯形柱状等任意合理的形状，本申请对此不做限定。
可选地，在第一导电体231和第二导电体232呈长方体状，而第五导电体29呈圆柱状时，第一导电体231和第二导电体232的厚度小于第五导电体29的外径。
在另一实施例中，当第二晶片30无需进一步与其他晶片实现连接时，在第二晶片30中具体还可以无需如第一晶片20一般设置至少一组第二导电部33；或，为了对三维芯片2进行功能扩展，该第二晶片30中也可以设置第二导电部33，以形成至少一个第三电容。
在另一实施例中，当第二晶片30背离第一晶片20的一侧需对应与其他晶片实现连接时，则该第二晶片30中也需如第一晶片20一般，设置有至少一组第二导电部33，以实现与其他晶片之间的电连接，并同时根据需要对应形成至少一个第三电容，且还可以对应设置仅旨在实现连接的第六导电体(图未示出)，依次类推，在该三维芯片2中具体还能够依次叠层3个、5个或6个等任意合理数量的晶片，而具体由三维芯片2的设计线路逻辑确定，本申请对此不做限定。
请参阅图6，图6是本申请三维芯片第二实施方式的结构示意图。本实施方式中的芯片与图5中本申请提供的三维芯片第一实施方式的区别在于，该三维芯片3的第二晶片60中的第二衬底61具体与第一晶片50中的第一衬底51相邻设置。
其中，该第二衬底61还设置有垂直于第一晶片50中的第一金属层521平面的至少一组第二导电部63，且每组该第二导电部63连接第一晶片50中的至少部分第一导电部53，以使第一晶片50连接第二晶片60。
进一步地，在一实施例中，该三维芯片3还包括导电连接件70，且至少部分第一导电部53具体是通过该导电连接件70与第二晶片60中的每组第二导电部63实现连接。
进一步地，该导电件70具体还包括重分布层71和导电柱72，该重分布层71设置在第一衬底51背离第一导电线路52的一侧面上，而导电柱72又进一步设置在重分布层71与第二晶片60之间，且至少部分第一导电部53具体可以连接重分布层71，而导电柱72又进一步连接每组第二导电部63，以使第一晶片50与第二晶片60实现连接。
需说明的是，该重分布层71具体包含铜连接或走线，用于实现封装各个部分之间的电气连接，且具体是金属或高分子介电材料层。
在一实施例中，该第二晶片60还包括第二导电线路62，且第二衬底61中还设置有垂直于第一金属层521平面的至少一组第二导电部63，而该第二导电线路62还包括第三金属层621和第四金属层622，且第三金属层621具体与第四金属层622相互间隔设置。
其中，该第二导电部63还进一步包括第三导电体631以及第四导电体632，而第三导电体631具体连接于第三金属层621，第四导电体632连接第四金属层622，且第三导电体631与第四导电体632之间的部分第二衬底61中设置有掺杂介质64，以使得第三导电体631与第四导电体632形成第三电容，以用于存储电荷以为第一晶片50和/或第二晶片60供电。
进一步地，在一实施例中，三维芯片3的第一晶片50中的第一导电体561的一端具体连接于第一金属层521，而其另一端连接第二晶片60中的第三导电体661，且第一晶片50中的第二导电体532的一端连接第二金属层522，其另一端连接第二晶片60中的第四导电体632，以实现第一晶片50与第二晶片60之间的电连接，并使第一电容与第三电容相互并联。
可理解的是，通过将第一导电体561与第三导电体661实现连接，而第二导电体532与第四导电体632实现连接，使得第一导电体561和第二导电体532对应形成的第一电容能够有效与第三导电体661和第四导电体632对应形成的第三电容相互组合得到第四电容，且该第四电容的容值具体为第一电容和第三电容的容值之和。
在一实施例中，该第一晶片50还包括有至少一个第五导电体59，而第二晶片60中还包括有至少一个第六导电体69，且该第五导电体59具体与第六导电体69和/或至少部分第二导电部63相连接，而第六导电体69也能够对应于至少部分第二导电部63实现连接，且该第五导电体59和第六导电体69具体是仅旨在实现第一晶片50与第二晶片60之间电连接，而具体可以呈圆柱状或梯形柱状等任意合理的形状，本申请对此不做限定。
可理解的是，在本实施例中，第一衬底51、有源区511、第一导电线路52、第一金属层521、第二金属层522、第一导电部53、第一导电体531、第二导电体532、掺杂介质54、绝缘层55以及导电通孔56分别同于第一衬底21、有源区211、第一导电线路22、第一金属层221、第二金属层222、第一导电部23、第一导电体231、第二导电体232、掺杂介质24、绝缘层25以及导电通孔26；且第二衬底61、有源区611、第二导电线路62、第三金属层621、第四金属层622、第二导电部63、第三导电体631、第四导电体632、掺杂介质64、绝缘层65以及导电通孔66分别同于第一衬底21、有源区211、第一导电线路22、第一金属层221、第二金属层222、第一导电部23、第一导电体231、第二导电体232、掺杂介质24、绝缘层25以及导电通孔26，具体请参阅图5及相关文字内容，在此不再赘述。
另外，本申请还提供了一种电子装置，请参阅图7，图7是本申请电子装置一实施例的结构示意图。其中，该电子装置81包括外壳811和连接于外壳811的芯片812。需要说明的是，本实施例所阐述的芯片812为上述实施例中任一项所阐述的芯片1、三维芯片2或三维芯片3，具体请参阅图1-图6及相关文字内容，在此就不再赘述。
区别于现有技术的情况，本申请提供的芯片中的第一导电线路具体包括间隔设置的第一金属层和第二金属层，而其第一衬底还设置有垂直于第一金属层平面的至少一组第一导电部，每组第一导电部包括第一导电体以及第二导电体，第一导电体连接第一金属层，第二导电体连接第二金属层，且第一导电体与第二导电体之间设置有掺杂介质，以使得第一导电体与第二导电体形成第一电容，从而能够合理地，并最大化的利用芯片的硅衬底中的空闲空间，以有效地扩展了芯片的功能实现。
以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (12)

1.一种芯片，其特征在于，所述芯片包括：
第一衬底；
第一导电线路，包括第一金属层和第二金属层，所述第一金属层和所述第二金属层间隔设置；
所述第一衬底设置有垂直于所述第一金属层平面的至少一组第一导电部，每组所述第一导电部包括第一导电体以及第二导电体，所述第一导电体连接所述第一金属层，所述第二导电体连接所述第二金属层，且所述第一导电体与所述第二导电体之间设置有掺杂介质，以使得所述第一导电体与所述第二导电体形成第一电容，所述第一电容用于存储电荷以为所述芯片供电。
2.根据权利要求1所述的芯片，其特征在于，
所述第一金属层和所述第二金属层同层设置。
3.根据权利要求1所述的芯片，其特征在于，
所述第一金属层和所述第二金属层层叠设置，且所述第一金属层和所述第二金属层在所述衬底上的投影不完全重合。
4.根据权利要求2或3所述的芯片，其特征在于，
所述芯片还包括绝缘层，所述绝缘层设置在所述第一金属层和所述第二金属层之间，以使所述第一金属层和所述第二金属层间隔设置。
5.根据权利要求3所述的芯片，其特征在于，
所述第一金属层和所述第二金属层投影重合部分对应的绝缘层设置有掺杂介质，以将所述第一金属层和所述第二金属层投影重合部分形成第二电容；其中，所述第一电容和所述第二电容并联。
6.根据权利要求5所述的芯片，其特征在于，
所述第一金属层靠近所述第一衬底设置，所述第二金属层设置于所述第一金属层远离所述第一衬底的一侧，所述第二金属层在所述第一衬底上的投影面积大于所述第一金属层在所述第一衬底上的投影；
所述第二导电体直接连接所述第二金属层；或者
所述第一导电线路还包括第三金属层，所述第三金属层与所述第一金属层同层设置，且所述第三金属层与所述第二金属层在所述第一衬底上的投影至少部分重合，所述第二导电体连接所述第三金属层，所述第三金属层与所述第二金属层之间的绝缘层中设置有导电通孔。
7.一种三维芯片，其特征在于，所述三维芯片包括：
第一晶片，包括第一衬底和第一导电线路，所述第一导电线路包括第一金属层和第二金属层，所述第一金属层和所述第二金属层间隔设置，所述第一衬底设置有垂直于所述第一金属层平面的至少一组第一导电部，每组所述第一导电部包括第一导电体以及第二导电体，所述第一导电体连接所述第一金属层，所述第二导电体连接所述第二金属层，且所述第一导电体与所述第二导电体之间设置有掺杂介质，以使得所述第一导电体与所述第二导电体形成第一电容，所述第一电容用于存储电荷以为所述三维芯片供电；
第二晶片，所述第二晶片与所述第一晶片层叠设置，且通过三维异质键合工艺实现连接。
8.根据权利要求7所述的三维芯片，其特征在于，
所述第二晶片还包括第二导电线路，至少部分所述第一导电部连接所述第二导电线路，以利用所述第一电容为所述第二导电线路供电。
9.根据权利要求7所述的三维芯片，其特征在于，
所述第二晶片还包括第二衬底，所述第二衬底与所述第一衬底相邻设置，所述第二衬底设置有垂直于所述第一金属层平面的至少一组第二导电部，每组所述第二导电部连接至少部分所述第一导电部，以使所述第一晶片连接所述第二晶片。
10.根据权利要求9所述的三维芯片，其特征在于，
所述第二晶片还包括第二导电线路，所述第二导电线路包括第三金属层和第四金属层，所述第三金属层和所述第四金属层间隔设置，每组所述第二导电部包括第三导电体以及第四导电体，所述第三导电体连接所述第三金属层，所述第四导电体连接所述第四金属层，且所述第三导电体与所述第四导电体之间设置有所述掺杂介质，以使得所述第三导电体与所述第四导电体形成第三电容，所述第三电容用于存储电荷以为所述第一晶片和/或所述第二晶片供电。
11.根据权利要求10所述的三维芯片，其特征在于，
所述第一导电体的一端连接所述第一金属层，其另一端连接所述第三导电体，所述第二导电体的一端连接所述第二金属层，其另一端连接所述第四导电体，以使所述第一电容与所述第三电容并联。
12.一种电子装置，包括外壳和连接于所述外壳的芯片，其特征在于，所述芯片为如权利要求1-6中任一项所述的芯片，或7-11中任一项所述的三维芯片。
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