CN109075164B - 3维电容器结构 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 113
- 239000000758 substrate Substances 0.000 claims abstract description 103
- 230000009977 dual effect Effects 0.000 claims abstract description 29
- 238000005192 partition Methods 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 26
- 238000005530 etching Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- 239000012777 electrically insulating material Substances 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 79
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000001465 metallisation Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000010292 electrical insulation Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium(II) oxide Chemical compound [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G11/00—Hybrid capacitors, i.e. capacitors having different positive and negative electrodes; Electric double-layer [EDL] capacitors; Processes for the manufacture thereof or of parts thereof
- H01G11/22—Electrodes
- H01G11/26—Electrodes characterised by their structure, e.g. multi-layered, porosity or surface features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
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- Electric Double-Layer Capacitors Or The Like (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
3维电容器结构基于沟槽网络，该沟槽网络从基板(100)的顶面(S100)蚀刻并形成分隔的柱(10)的规则阵列。3维电容器结构包括双电容器层堆叠，其在基板顶面处的柱(10)的顶面上，在沟槽侧壁上并且还在沟槽底部(S101)上连续地延伸。沟槽网络被局部修改以接触双电容器层堆叠的第二电极，同时确保在所述双电容器层堆叠的所述第二电极与第三电极之间不会发生不想要的短路。本发明提供了在高电容器密度与没有不想要的短路的确定性之间的改善的折衷。
Description
技术领域
本发明涉及一种表示三维电容器结构的3维电容器结构、一种包括这样的3维电容器结构的电气装置和制造方法。
背景技术
具有非常高的电容器密度的电容器结构已成为诸如电源去耦的应用的问题。对于这样的去耦应用，表面安装的电容器通常在印刷电路板级被实现。这些电容器与由电源供电的电子电路并联连接至电源。然而，在这样的实现中，在表面安装的电容器与电源之间以及至电路需要相当长的电连接，并且这些连接产生显著的等效串联电感。因此，当需要高抑制时，这些实现不适合于有效去耦。
硅嵌入式电容器结构是表面安装电容器的替选技术，并且它们不需要长的电连接。然后，等效串联电感不再是电源去耦应用的问题，但硅嵌入式电容器结构呈现高的等效串联电阻，特别是对于3维电容器结构。实际上，3维电容器结构实现了沉积在沟槽内的电极层，然后其具有以下特征：
-沟槽内的电极设计导致电极中电荷的流动距离很长；
-电极层是薄的，以避免在每个电极层沉积期间堵塞沟槽；以及
-实施用于电极的沟槽内沉积的沉积工艺限于不具有非常高的电导率值的电极材料。
这些特征有助于增加等效串联电阻。它们对于第二电极尤其关键，当在沟槽内部和沟槽之间使用双电容器层堆叠时，第二电极也称为中间电极。实际上，尽管产生更高的电容器密度值，但是双电容器层堆叠同时导致更高的等效串联电阻的值，特别是由于形成第二电极的层的厚度小和有限的导电性。
从基于双电容器层堆叠的3维电容器结构的这样的情况开始，已经实现了与第二电极并联布置金属布线网络，并且根据分布式设计从该布线网络向第二电极提供电接触，以避免第二电极内的电荷的长距离流动。然而，基于双电容器层堆叠向3维电容器结构的第二电极提供多个电接触可能是一个难题。它需要在接触区域的位置处移除第三电极层。但由于双电容器层堆叠符合沟槽设计，所以第二电极与第三电极之间的短路可能发生在沟槽的顶部边缘附近。为了避免这样的短路，至第二电极层的电接触可以位于没有沟槽的电路部分中。这些电路部分中的电容器结构的布局则不再是3维的，即它包括与电路基板的顶面平行的电极层。然后，容易移除这些电路部分内的第三电极并产生至第二电极的电接触，同时确保第二电极与第三电极之间不发生短路。
然而，与3维电容器结构相比，提供电极层与基板顶面平行的电路部分导致电容器密度降低。
从该最后一种情况出发，本发明的一个目的在于提供新的3维电容器结构，其在高的电容器密度值与在双电容器层堆叠的第二电极和第三电极之间不会发生短路的确定性之间的折衷得到改善。
发明内容
为了满足该目的或其他目的，本发明的第一方面提出一种3维电容器结构，其包括：
-基板；
-沿着垂直于基板顶面的深度方向从基板的顶面向下延伸至沟槽底部的沟槽网络，沟槽网络形成分隔的柱的规则阵列，这些分隔的柱被的位置彼此分开，并且每个被平行于基板顶面的闭环沟槽图案包围；
-双电容器层堆叠，其作为一个单件在基板顶面处的柱的顶面上、在与深度方向平行的沟槽侧壁上以及在沟槽底部上连续地延伸，该双电容器层堆叠从基板起包括：第一电极、第一绝缘层、第二电极、第二绝缘层和第三电极；以及
-至少一个接触垫，其被沿着深度方向位于基板顶面上方，并且被布置成与电接触第二电极。
因此，本发明应用于包括双电容器层堆叠的3维电容器结构，该双电容器层堆叠也称为表示双金属-绝缘体-金属堆叠的双MIM堆叠。因此，本发明电容器结构的电容器密度可以高。此外，与分立式表面安装电容器相比，基板嵌入式构造允许低的等效串联电感。
根据本发明的表示为/i/的第一特征，沟槽网络通过以下措施在柱中的被称为接触支承柱的至少一个柱方面相对于分隔的柱的规则阵列不同：提供用于在紧邻接触支承柱的相邻柱之间的桥接的附加基板部分。然后，附加的基板部分与相邻柱一起形成包围接触支承柱并且具有基板顶面中包括的平坦顶部的闭环沟槽分隔部。
根据本发明的表示为/ii/的第二特征，第一电极、第一绝缘层和第二电极跨闭环沟槽分隔部的平坦顶部、在位于接触支承柱与闭环沟槽分隔部之间的分隔的闭环沟槽部分内以及还在位于闭环沟槽分隔部外的其他沟槽部分内连续地延伸。
根据本发明的表示为/iii/的第三特征，闭环沟槽分隔部的平坦顶部至少沿着该平坦顶部中包括的并包围分隔的闭环沟槽部分和接触支承柱的闭环没有第三电极。以此方式，第三电极的包括在分隔的闭环沟槽部分内的部分与第三电极的在闭环带外部的另一部分隔离。
最后，根据本发明的表示为/iv/的第四特征，接触垫与至少在接触支承柱的一部分上方的第二电极电接触。
因为闭环带位于闭环沟槽分隔部的平坦顶部上，所以其可以确保由此彼此分隔的第三电极的两个部分之间的电绝缘，并且分别位于闭环带的内部和外部。闭环带可以通过实施简单且良好控制的工艺例如蚀刻或掩模工艺来制造。闭环带的绝缘效果及其制造容易性是由于如下事实：闭环沟槽分隔部抑制了包括闭环带的表面中的任何不连续性。
然后，如果专用于接触第二电极的接触垫也意外地接触第三电极，例如在分隔的闭环沟槽部分的顶部边缘处，则这没有不利影响，因为闭环带确保了第三电极的在该闭环带内侧的部分与第三电极的在闭环带外的其余部分之间的隔离。
第三电极的位于闭环带内侧的部分对电容器密度不再有效，但这涉及整个3维电容器结构的有限部分。然而，由闭环带内侧的第一电极和第二电极提供的电容器贡献仍然有效。因此，即使提供多个这样的接触以保持低的等效串联电阻，由接触第二电极的要求引起的电容器密度的损失也是有限的。以此方式，本发明可以在高的电容器密度值与低的等效串联电阻之间提供优化的折衷。因此，根据本发明的3维电容器结构非常适合于实现有效的电源去耦。
通常，对于本发明，接触支承柱的顶面也可以至少在接触垫的与第二电极的接触区域内没有第三电极，并且还至少在该接触区域内没有第二绝缘层。
优选地，3维电容器结构在闭环带内侧、包括接触支承柱的顶面的一部分以及该接触支承柱与闭环沟槽分隔部之间设置的的分隔的闭环沟槽部分上方可以没有第三电极的平行于基板顶面延伸的任何部分。
在本发明的优选实现中，3维电容器结构还可包括布置在双电容器层堆叠上的电绝缘材料的顶层。该顶层然后具有位于闭环带的外部界限内并且与闭环带的该外部界限分开的孔。然后，接触垫可以通过顶层的孔与第二电极接触。
通常，基板可以是半导体基板，特别是硅基板。因此，与表面安装电容器和堆叠在基板顶面上方的金属化层中设置的电容器不同，3维电容器结构可以是基板嵌入式的。在基板嵌入式3维电容器结构的这样的情况下，第一电极可以包括基板的沿着基板顶面、沟槽侧壁和沟槽底部延伸的导电部分。替选地，第一电极可以包括覆盖基板顶面、沟槽侧壁和沟槽底部的导电材料层。
对于跨基板顶面彼此分开分布的多个接触支承柱，优选地满足特征/i/ 至/iv/。因此，每个接触支承柱独立于任何其他接触支承柱在一个分隔的闭环带内设置有包围该接触支承柱的一个闭环沟槽分隔部，以及与同一个接触支承柱上方的第二电极电接触的一个接触垫。然后，3维电容器结构还可以包括一组导电线路，其位于基板顶面上方，并且被布置成以电并联布置方式连接所有接触垫。以此方式，导电线路提供与第二电极平行的导电路径，以便减小等效串联电阻的值。
本发明的第二方面提供了一种包括电源和电子电路的电气装置，电源和电子电路被连接使得电路由电源供电。根据本发明，该装置还包括如下 3维电容器结构，该3维电容器结构符合第一发明方面，并且与引自电源的电路并联电连接。3维电容器结构为电路相对于电源产生有效的去耦功能。
电路可以被集成在管芯内，并且3维电容器结构的基板优选地紧靠管芯布置。这样的布置进一步确保了低的等效串联电感。
最后，本发明的第三方面提出一种用于制造3维电容器结构的方法，该方法包括以下步骤：
/1/提供具有顶面和垂直于顶面的深度方向的基板；
/2/沿着深度方向从基板顶面向下至沟槽底部来蚀刻沟槽网络，沟槽网络形成分隔的柱的规则阵列，这些分隔的柱的位置彼此分开并且每个被平行于基板顶面的闭环沟槽图案包围；
/3/在基板上沉积双电容器层堆叠，使得该双电容器层堆叠作为一个单件在基板顶面上的柱的顶面上，在与深度方向平行的沟槽侧壁上，以及在沟槽底部上连续地延伸，双电容器层堆叠从基板起包括：第一电极、第一绝缘层、第二电极、第二绝缘层和第三电极；以及
/7/沿深度方向在基板顶面上方形成至少一个接触垫，该接触垫被布置成与第二电极电接触。
根据本发明，在步骤/2/中通过以下步骤关于柱中的被称为接触支承柱的至少一个柱相对于分隔的柱的规则阵列对沟槽网络进行修改：使附加基板部分在紧邻接触支承柱的相邻柱之间桥接。以此方式，附加的基板部分与相邻柱一起形成包围接触支承柱并且具有包括在基板顶面中的平坦顶部的闭环沟槽分隔部。
另外，该方法在步骤/3/和/7/之间还包括步骤/4/：至少沿着闭环带来移除第三电极，该闭环带包括在闭环沟槽分隔部的平坦顶部中并且包围接触支承柱，并且还包围接触支承柱和闭环沟槽分隔部之间设置的分隔的闭环沟槽部分。因此，第三电极的分隔的闭环沟槽部分内包括的部分与第三电极的在闭环带外部的另一部分隔离，同时使第一电极、第一绝缘层和第二电极在平坦顶部上、在分隔的闭环沟槽部分内、以及在接触支承柱上方连续。
同样在步骤/7/中，接触垫形成为与至少在接触支承柱的一部分上方的第二电极电接触。
在本发明的优选实现中，第三电极在步骤/4/中可以同时沿着闭环带以及还在接触垫的与第二电极的接触区域内被移除。然后，该接触区域至少在接触支承柱的一部分上方延伸。第二绝缘层也至少在接触区域内被移除。
可能地，可以在步骤/4/中在闭环带内侧、包括接触支承柱的一部分的上方以及位于该接触支承柱与闭环沟槽分隔部之间的分隔的闭环沟槽部分上方移除第三电极的平行于基板顶面延伸的任何部分。
本发明方法还可以包括在步骤/4/和步骤/7/之间执行的以下步骤：
/5/在双电容器层堆叠上沉积电绝缘材料的顶层；然后
/6/蚀刻穿过该顶层的孔，使得孔被设置闭环带的外部界限内并且与闭环带的外部界限分开。
然后，可以在步骤/7/中形成接触垫，以通过顶层的孔接触第二电极。
最后，为了减小由于第二电极引起的等效串联电阻，可以跨基板顶面彼此分开地同时设置多个接触支承柱，使得每个接触支承柱独立于任何其它接触支承柱在一个分隔的闭环带内侧与包围该接触支承柱的一个闭环沟槽分隔部，以及与同一接触支承柱上方的第二电极电接触的一个接触垫组合。然后，该方法还可以包括在步骤/7/之后执行的以下步骤：
/8/形成一组导电线路，其位于基板顶面上方，并且被布置成以电并联布置方式连接所有接触垫。
附图说明
图1是用于根据本发明的3维电容器结构的基板的透视图；
图1A是图1的部分的放大；
图2是从由图1的基板制成的根据本发明的3维电容器结构的如图1 中所示的平面II绘制的截面图；以及
图3表示根据本发明的电气装置。
为清楚起见，这些图中出现的元件大小与实际尺寸或尺寸比不对应。而且，在这些图中的不同图中表示的相同附图标记或符号表示元件中具有相同功能的相同元件。
具体实施方式
根据图1和图1A，半导体基板100具有表示为S100的顶面和与顶面 S100垂直的深度方向D。基板100可以是硅基板。在跨基板顶面S100分布的分隔的掩模区域外部以平行于深度方向D从基板的顶面S100向下蚀刻基板到沟槽底部水平S101。掩模区域根据规则的二维阵列分布，该阵列可以具有三角形基础图案、方形基础图案、矩形基础图案、六边形基础图案。这样，在基板100上获得分隔的柱10的规则二维阵列，其对应于掩模区域的阵列。沟槽网络沿着平行于基板顶面S100并且表示为D1和D2的方向在所有柱10之间延伸横向穿过基板100，并且还沿着深度方向D在基板顶面S100和沟槽底部S101之间延伸。可以实施任何掩模和蚀刻工艺例如化学蚀刻工艺以形成沟槽网络。通常，柱截面形状可以是任何平行于顶面 S100的形状，但是有利地选择成为结构提供机械强度，特别是防止平行于深度方向D的毁坏。在图1中表示的本发明实施方式中，每个柱10在截面中具有单独的三点星形，并且柱阵列具有中心六边形图案。
根据本发明特征之一，规则柱阵列关于至少一个柱进行修改，用于将包围该柱的闭环沟槽部分与沟槽网络的其余部分隔离。所关注的柱在说明书的概要部分中被称为接触支承柱，并且在图1和图1A中用附图标记11 表示。为此，与柱11相邻并且用附图标记10n表示的多个柱与附加基板部分12连结在一起，以形成柱11周围的闭环沟槽分隔部13。有利地，在沟槽蚀刻步骤之前，通过在与专用于柱10的那些掩模部分的同时布置附加掩模部分来提供附加基板部分12。因此通过闭环沟槽分隔部13与沟槽网络的其余部分分隔的闭环沟槽部分用附图标记14表示。以这种方式，当从柱11径向移动时，形成以下图案：柱11被分隔的闭环沟槽部分14 包围，该分隔的闭环沟槽部分14转而被闭环沟槽分隔部13包围，然后柱阵列以其规则图案延伸。附图标记S11和FT13分别表示接触支承柱11的顶面和闭环沟槽分隔部13的平坦顶部，它们两者都位于基板顶面S100内。
优选地，包括柱11、闭环沟槽分隔部13和分隔的闭环沟槽部分14的柱阵列和沟槽网络的这样的修改可以在基板表面上彼此分开的若干位置处重复。有利地，接触支承柱的这些位置可以跨基板顶面S100分布，以便形成柱子阵列，例如具有方形基础图案。在图1中，九个中的一个柱因此沿着方向D1形成接触支承柱，并且五个中的一个柱沿着方向D2形成接触支承柱。
可选地，基板顶面S100中的区域150可以没有沟槽。通过布置与区域 150所需形状匹配的连续掩模区域，可以通过调整用于限制沟槽蚀刻区域的掩模来再次产生这样的区域。区域150也可以跨基板顶面S100重复，例如在接触支承柱子阵列的每个基础图案的中心处。
如图2所示，然后在沟槽网络中和刚刚描述的柱结构上形成双电容器层堆叠C。为此，可以形成或沉积以下材料层，以在柱10上(包括在接触支承柱11的顶面S11上和在闭环沟槽分隔部13的平坦顶部FT13上)、在平行于深度方向D的沟槽侧壁上和在沟槽底部S101上(包括分隔的闭环沟槽部分14)、并且还在可选区域150上连续地延伸每个。双电容器层堆叠C包括从基板100按以下列顺序彼此堆叠的以下层：第一电极1、第一绝缘层1i、第二电极2、第二绝缘层2i和第三电极3。作为第一电极1的变型，两个实施方式是可能的：沿着顶面S11、平坦顶部FT13、柱10的顶面、沟槽侧壁和沟槽底部S101在基板100内形成的增强掺杂层，或者，沉积在基板100的同一表面上的一层导电材料。针对第一电极1沉积的导电材料可以是难熔金属，例如钨(W)或钽(Ta)等。第一绝缘层1i可以是第一电极1的材料的氧化层、或二氧化硅(SiO2)或氧化钛(TiO2)层、或者已知方式的多电介质层。第二电极2也可以是难熔金属层，并且第二绝缘层2i可以与第一绝缘层1i相同。第三电极3可以是多晶硅层。可能地，第三电极3可以填充沟槽，或者可以在第三电极3的材料之后沉积另外的填充材料用于沟槽填充。双电容器层堆叠C的材料层可以使用低压工艺沉积，例如化学气相沉积或原子层沉积。
区域150可以专用于布置与第一电极1和/或第三电极3的电接触，但是这与本发明不直接相关。实际上，如现在所解释的，本发明的一个主要问题是以可靠的方式电接触第二电极2。
从基板顶面S100上方接触双电容器层堆叠C的第二电极2需要移除第三电极3和第二绝缘层2i以露出第二电极2。然而，如果在规则柱阵列的区域中产生与第二电极2的这种接触，则这将导致露出包含在沟槽中的第三电极3的顶部，非常靠近布置成接触第二电极2的接触垫。用于接触第二电极2的这种接触垫甚至将与沟槽部分交叠，其中第三电极3的顶部与接触支承柱11的顶面S11齐平并且与闭环沟槽分隔部13的平坦顶部FT13齐平。这将导致第二电极2与第三电极3之间可能通过用于接触第二电极 2的接触垫发生意外短路，这是不期望的。这种短路可能出现是因为在截面方面，柱10具有小于接触垫的尺寸或具有与接触垫相似的尺寸，并且增加柱10的截面尺寸不利于电容器密度值。
为了解决该问题，专用于接触第二电极2的接触垫位于柱11上方，因此称为接触支承柱。此外，根据本发明特征中的另一个特征，沿着闭环沟槽分隔部13的平坦顶部FT13中的闭环带B(参见图1、图1A和图2)去除第三电极3。这种闭环带B可以完全位于平坦顶部FT13内，因为沟槽分隔部13具有闭环设计。此外，带B与分隔的闭环沟槽部分14分开，分隔的闭环沟槽部分14被闭环沟槽分隔部13包围。然后，第三电极3的在由闭环带B包围的区域内的任何剩余部分不再与第三电极3的闭环带B外部的其余部分电接触。这特别适用于第三电极3的包含在分隔的闭环沟槽部分14中并且可能与专用于第二电极2的接触垫意外地接触的部分。这种意外短路的位置在图2中由附图标记ASC表示。
优选地，闭环带B至少向内延伸到分隔的闭环沟槽部分14的周边侧壁。图2中带有附图标记EI的双箭头指示因此在第三电极3的分隔的闭环沟槽部分14内设置的部分与第三电极3的径向位于闭环带B外部的其余部分之间产生的电绝缘距离。该电绝缘距离EI抑制了第三电极3的包含在分隔的闭环沟槽部分14中的部分与专用于接触第二电极2的垫(参见图2中附图标记ASC所示的位置)之间的意外接触的任何电短路效应。
最优选地，第三电极3在闭环带B内包含的整个区域上被移除，不但包括在带B内部的闭环沟槽分隔部13的平坦顶部FT13的一部分内，而且包括接触支承柱11的顶面S11，并且还可能包括在分隔的闭环沟槽部分14 上方的区域，在分隔的闭环沟槽部分14上方的区域中可能以不充分控制的方式但是没有如已经说明的电效应。
然后，可以以通常方式产生从基板顶面S100上方到第二电极2的电接触。首先在电容器结构C上沉积绝缘材料的顶层22。该顶层22可以使用代表低压化学气相沉积工艺的LPCVD工艺沉积二氧化硅。在顶层22中设置有孔O以露出第二绝缘层2i。然后在孔O中移除第二绝缘层2i，并且因此通过孔O露出第二电极2。
之后以本领域公知的方式产生第一金属化层和第二金属化层，通常称为Metal1和Metal2。
第一金属化层包括通过孔O与第二电极2电接触的接触垫20，以及绝缘材料层23。接触垫20可以是使用诸如蒸发、溅射或CVD工艺的工艺沉积的铝(Al)。因此，孔O限制了接触垫20与第二电极2之间的接触区域。可能地，该接触区域可以延伸到分隔的闭环沟槽部分14，其中第三电极3的顶部与顶面S100齐平。但是，由于电绝缘EI，在该位置处发生的意外接触(如图2中的箭头ASC所示)在闭环带B之外没有电效应。层 23可以是使用代表等离子体增强化学气相工艺的PECVD工艺沉积的二氧化硅层。实际上，以这种方式在每个接触支承柱11上方形成有一个单独的接触垫20。
第二金属化层包括与若干接触垫20电接触的至少一个金属线路21，以及保护层24。保护层24可以是再次使用PECVD工艺沉积的硅氮化物 (Si3N4)层。金属线路21可以是铝线路，可以使用与用于第一金属化层中的接触垫20所实施的相同的工艺获得。一个或更多个金属线路21连接几个或所有接触垫20，以形成一组与第二电极2的多个电接触，这些电接触跨双电容器层堆叠C分布并且并联连接。以这种方式，减小了第二电极2对电容器结构C的等效串联电阻的贡献。
从刚刚描述的制造工艺看来，由第三电极3形成的电容器单元在闭环带B内被局部抑制，其中，第三电极3在双电容器层堆叠C内通过第二绝缘层2i面对第三电极2。然而，存在于双电容器层堆叠C内的另一电容器单元在与第二电极2的每个电接触下方连续地延伸，该另一电容器单元由第二电极2形成，第二电极2通过第一绝缘层1i面对第一电极1。具体地，后一电容器单元在每个分隔的闭环沟槽部分14内连续地延伸穿过每个闭环沟槽分隔部13的平坦顶部FT13，并且穿过每个接触支承柱11的顶面S11。它以这种方式参与获得电容器密度的高值。
如图3所示，由此获得的3维电容器结构用附图标记200表示。它可以用作电气装置中的去耦电容。它包括有用的电子电路300，标记为“电路”，其由外部电源400供电。具体地，电路300的至少一部分可以被集成在管芯内。然后，3维电容器结构200以与电源400有效电连接的方式与电路300并联连接。有利地，3维电容器结构200的基板100可以被布置成靠近电路300的管芯，其中电连接201和202可以被布置在电路300 的管芯与3维电容器结构200之间。连接设计可以优选地被实现为连接 201和202，其中连接长度短并且连接区域宽。它们在图3中被表示为中间表面垫，但是可替代地使用诸如焊料凸块的其他连接设计。以这种方式， 3维电容器结构200提供有效的去耦功能，在图3中标记为“去耦”。这种去耦效率可能是有利的，特别是当电源400对于并联供电的若干有用电路是共用的时。当有用电路300的功耗表现出功率骤增时也是有利的。
本发明还可以应用于包括多于三个彼此堆叠的电极的电容器层堆叠，例如对应于三电容器层堆叠的四个电极。然后，可以以同心布置在每个接触支承柱周围提供附接的闭环沟槽分隔部。一个这样的附加闭环沟槽分隔部可以专用于避免除双电容器层堆叠的情况之外的电容器层堆叠的每个附加中间电极的意外短路。因此，除了接触支承柱之外，可以在内部闭环沟槽分隔部的平坦顶部处布置至每个中间电极的一个单独的电接触。
Claims (15)
1.一种3维电容器结构(200)，包括：
-基板(100)；
-沿垂直于所述基板(100)的基板顶面(S100)的深度方向(D)从所述基板(100)的所述基板顶面(S100)向下延伸至沟槽底部(S101)的沟槽网络，所述沟槽网络形成分隔的第一柱(10)的规则阵列，所述分隔的第一柱(10)的位置彼此分开，并且每个柱被平行于所述基板顶面的闭环沟槽图案包围；
-双电容器层堆叠(C)，其作为一个单件在所述基板顶面(S100)处的所述柱(10)的顶面上、在与所述深度方向(D)平行的沟槽侧壁上以及还在所述沟槽底部(S101)上连续地延伸，所述双电容器层堆叠从所述基板起包括：第一电极(1)、第一绝缘层(1i)、第二电极(2)、第二绝缘层(2i)和第三电极(3)；以及
-至少一个接触垫(20)，其沿所述基板顶面(S100)位于所述基板顶面(S100)上方，并且被布置成电接触所述第二电极(2)，
其特征在于，满足以下特征：
/i/通过以下措施提供了至少一个被称为接触支承柱(11)的第二柱：提供用于在紧邻所述接触支承柱的相邻第一柱(10n)之间的桥接的附加基板部分(12)，使得所述附加基板部分与所述相邻第一柱(10n)一起形成包围所述接触支承柱并具有所述基板顶面(S100)中包括的平坦顶部(FT13)的闭环沟槽分隔部(13)；
/ii/所述第一电极(1)、所述第一绝缘层(1i)和所述第二电极(2)跨所述闭环沟槽分隔部(13)的所述平坦顶部(FT13)、在位于所述接触支承柱(11)与所述闭环沟槽分隔部之间的分隔的闭环沟槽部分(14)内、以及还在位于所述闭环沟槽分隔部外部的其它沟槽部分内连续地延伸；
/iii/所述闭环沟槽分隔部(13)的所述平坦顶部(FT13)至少沿着所述平坦顶部中包括并包围所述分隔的闭环沟槽部分(14)和所述接触支承柱(11)的闭环带(B)没有所述第三电极(3)，使得所述第三电极的被包括在所述分隔的闭环沟槽部分内的部分与所述第三电极的位于所述闭环带外部的另一部分隔离；以及
/iv/所述接触垫(20)与至少在所述接触支承柱(11)的一部分上方的所述第二电极(2)电接触。
2.根据权利要求1所述的3维电容器结构(200)，其中所述接触支承柱(11)的顶面(S11)至少在所述接触垫(20)与所述第二电极(2)的接触区域内也没有所述第三电极(3)，并且还至少在所述接触区域内没有所述第二绝缘层(2i)。
3.根据权利要求1或2所述的3维电容器结构(200)，其在所述闭环带(B)内侧，包括所述接触支承柱(11)的顶面(S11)的一部分和位于所述接触支承柱和所述闭环沟槽分隔部(13)之间的所述分隔的闭环沟槽部分(14)上方，没有所述第三电极(3)的平行于所述基板顶面(S100)延伸的任何部分。
4.根据权利要求1至2中的任一项所述的3维电容器结构(200)，还包括布置在所述双电容器层堆叠(C)上的电绝缘材料的顶层(22)，所述顶层具有位于所述闭环带(B)的外部界限内并且与所述闭环带的所述外部界限分开的孔(O)，并且所述接触垫(20)通过所述顶层的所述孔与所述第二电极(2)接触。
5.根据权利要求1至2中的任一项所述的3维电容器结构(200)，其中所述基板(100)是半导体基板，特别是硅基板。
6.根据权利要求5所述的3维电容器结构(200)，其中所述第一电极(1)包括所述基板(100)的沿着所述基板顶面(S100)、所述沟槽侧壁和所述沟槽底部(S101)延伸的导电部分。
7.根据权利要求5所述的3维电容器结构(200)，其中所述第一电极(1)包括覆盖所述基板顶面(S100)、所述沟槽侧壁和所述沟槽底部(S101)的导电材料层。
8.根据权利要求1至2中的任一项所述的3维电容器结构(200)，其中对于跨所述基板顶面(S100)彼此分开分布的多个接触支承柱(11)，满足所述特征/i/至/iv/，使得每个接触支承柱独立于任何其他接触支承柱地在一个分隔的闭环带内设置有包围所述接触支承柱的一个闭环沟槽分隔部(13)，以及与所述接触支承柱上方的第二电极(2)电接触的一个接触垫(20)，以及
所述3维电容器结构(200)还包括一组导电线路(21)，其位于所述基板顶面(S100)上方，并且被布置成以电并联布置方式连接所有所述接触垫。
9.一种包括电源(400)和电子电路(300)的电气装置，所述电源(400)和所述电子电路(300)被连接使得所述电路由所述电源供电，其特征在于，所述装置还包括根据前述权利要求中的任一项所述的3维电容器结构(200)，所述3维电容器结构与引自所述电源的所述电路并联电连接。
10.根据权利要求9所述的电气装置，其中所述电路(300)集成在管芯内，并且所述3维电容器结构(200)的所述基板(100)近靠所述管芯布置。
11.一种用于制造3维电容器结构(200)的方法，包括以下步骤：
/1/提供具有基板顶面(S100)和垂直于所述基板顶面的深度方向(D)的基板(100)；
/2/沿所述深度方向(D)从所述基板顶面(S100)向下至沟槽底部(S101)蚀刻沟槽网络，所述沟槽网络形成分隔的第一柱(10)的规则阵列，所述第一柱(10)的位置彼此分开，并且每个第一柱被平行于所述基板顶面的闭环沟槽图案包围；
/3/在所述基板(100)上沉积双电容器层堆叠(C)，使得所述双电容器层堆叠作为一个单件在所述基板顶面(S100)处的所述柱(10)的顶面上、在平行于所述深度方向(D)的沟槽侧壁上以及在所述沟槽底部(S101)上连续地延伸，所述双电容器层堆叠从所述基板起包括：第一电极(1)、第一绝缘层(1i)、第二电极(2)、第二绝缘层(2i)和第三电极(3)；以及
/7/沿所述基板顶面(S100)在所述基板顶面(S100)的上方形成至少一个接触垫(20)，所述至少一个接触垫被布置成电接触所述第二电极(2)，
其特征在于：
在步骤/2/中，通过以下措施形成至少一个被称为接触支承柱(11)的第二柱：使附加基板部分(12)在紧邻所述接触支承柱的相邻第一柱(10n)之间桥接，使得所述附加基板部分与所述相邻第一柱(10n)一起形成包围所述接触支承柱并具有所述基板顶面(S100)中包括的平坦顶部(FT13)的闭环沟槽分隔部(13)；
所述方法还包括在步骤/3/和/7/之间的步骤/4/：至少沿着闭环带(B)移除第三电极(3)，所述闭环带(B)被包括在所述闭环沟槽分隔部(13)的所述平坦顶部(FT13)中，并包围所述接触支承柱(11)，并且还包围位于所述接触支承柱与所述闭环沟槽分隔部之间的分隔的闭环沟槽部分(14)，使得所述第三电极(3)的包括在所述分隔的闭环沟槽部分内的部分与所述第三电极的在所述闭环带外部的另一部分隔离，同时使所述第一电极(1)、所述第一绝缘层(1i)和所述第二电极(2)在所述平坦顶部上、在所述分隔的闭环沟槽部分内、并且在所述接触支承柱上方连续；以及
在步骤/7/中，所述接触垫(20)形成为与至少在所述接触支承柱(11)的一部分上方的所述第二电极(2)电接触。
12.根据权利要求11所述的方法，其中在步骤/4/中沿着所述闭环带(B)以及还在所述接触垫(20)的与所述第二电极的接触区域内同时移除所述第三电极(3)，所述接触区域至少在所述接触支承柱(11)上方延伸，并且其中所述第二绝缘层(2i)也至少在所述接触区域内被移除。
13.根据权利要求11或12所述的方法，其中在步骤/4/中，在所述闭环带(B)内侧，包括所述接触支承柱(11)的一部分上方和位于所述接触支承柱与所述闭环沟槽分隔部(13)之间的所述分隔的闭环沟槽部分(14)上方，移除所述第三电极(3)的平行于所述基板顶面(S100)延伸的任何部分。
14.根据权利要求11至12中的任一项所述的方法，还包括在步骤/4/和步骤/7/之间执行的以下步骤：
/5/在所述双电容器层堆叠(C)上沉积电绝缘材料的顶层(22)；然后
/6/蚀刻穿过所述顶层(22)的孔(O)，使得所述孔位于所述闭环带(B)的外部界限内并且与所述闭环带的所述外部界限分开，
并且在步骤/7/中形成所述接触垫(20)，以使所述接触垫(20)通过所述顶层(22)的所述孔(O)接触所述第二电极(2)。
15.根据权利要求11至12中的任一项所述的方法，其中跨所述基板顶面(S100)彼此分开地同时设置多个接触支承柱(11)，使得每个接触支承柱独立于任何其他接触支承柱地在一个分隔的闭环带内侧与包围所述接触支承柱的一个闭环沟槽分隔部(13)，以及与所述接触支承柱上方的所述第二电极(2)电接触的一个接触垫(20)组合，并且所述方法还包括在步骤/7/之后执行的以下步骤：
/8/形成一组导电线路(21)，其位于所述基板顶面(S100)上方，并且被布置成以电并联布置方式连接所有所述接触垫(20)。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP16306200.3A EP3297024A1 (en) | 2016-09-20 | 2016-09-20 | 3d-capacitor structure |
| EP16306200.3 | 2016-09-20 | ||
| PCT/EP2017/073451 WO2018054828A1 (en) | 2016-09-20 | 2017-09-18 | 3d-capacitor structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109075164A CN109075164A (zh) | 2018-12-21 |
| CN109075164B true CN109075164B (zh) | 2023-04-18 |
Family
ID=57321244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201780023147.4A Active CN109075164B (zh) | 2016-09-20 | 2017-09-18 | 3维电容器结构 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US10403710B2 (zh) |
| EP (2) | EP3297024A1 (zh) |
| JP (1) | JP6609712B2 (zh) |
| CN (1) | CN109075164B (zh) |
| TW (1) | TWI743201B (zh) |
| WO (1) | WO2018054828A1 (zh) |
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- 2017-09-18 JP JP2018551937A patent/JP6609712B2/ja active Active
- 2017-09-18 WO PCT/EP2017/073451 patent/WO2018054828A1/en active Application Filing
- 2017-09-18 CN CN201780023147.4A patent/CN109075164B/zh active Active
- 2017-09-18 EP EP17768455.2A patent/EP3446333B1/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN109075164A (zh) | 2018-12-21 |
| EP3297024A1 (en) | 2018-03-21 |
| US20190035880A1 (en) | 2019-01-31 |
| EP3446333A1 (en) | 2019-02-27 |
| TWI743201B (zh) | 2021-10-21 |
| EP3446333B1 (en) | 2019-10-23 |
| JP6609712B2 (ja) | 2019-11-20 |
| WO2018054828A1 (en) | 2018-03-29 |
| TW201814913A (zh) | 2018-04-16 |
| US10403710B2 (en) | 2019-09-03 |
| JP2019522890A (ja) | 2019-08-15 |
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Legal Events
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|---|---|---|---|
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| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |