TWI799061B - 電容器結構及其製造方法 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims description 46
- 238000002955 isolation Methods 0.000 claims description 21
- 239000010410 layer Substances 0.000 description 221
- 239000000463 material Substances 0.000 description 32
- 239000007772 electrode material Substances 0.000 description 19
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 239000003989 dielectric material Substances 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- 238000001311 chemical methods and process Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
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- H01G4/005—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
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- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/642—Capacitive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/88—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by patterning layers, e.g. by etching conductive layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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Abstract
一種電容器結構,包括基底、第一電極、第一介電層、第二電極、第二介電層、第三電極與應力平衡層。基底具有多個溝渠與位在相鄰兩個溝渠之間的柱狀部。第一電極設置在基底上、柱狀部上與多個溝渠中。第一介電層設置在第一電極上與多個溝渠中。第二電極設置在第一介電層上與多個溝渠中。第二介電層設置在第二電極上與多個溝渠中。第三電極設置在第二介電層上與多個溝渠中。第三電極具有凹槽,且凹槽位在溝渠中。應力平衡層設置在凹槽中。
Description
本發明是有關於一種被動元件的結構,且特別是有關於一種電容器結構。
電容器為廣泛應用於電子產品中的一種被動元件。然而,在電容器中,堆疊設置在基底上的電極的應力(如,拉伸應力(tensile stress))會使得基底產生翹曲(warpage),進而使得後續製程無法順利進行。
本發明提供一種電容器結構及其製造方法,其可防止基底產生翹曲。
本發明提出一種電容器結構,包括基底、第一電極、第一介電層、第二電極、第二介電層、第三電極與應力平衡層。基底具有多個溝渠與位在相鄰兩個溝渠之間的柱狀部。第一電極設置在基底上、柱狀部上與多個溝渠中。第一介電層設置在第一電
極上與多個溝渠中。第二電極設置在第一介電層上與多個溝渠中。第二介電層設置在第二電極上與多個溝渠中。第三電極設置在第二介電層上與多個溝渠中。第三電極具有凹槽,且凹槽位在溝渠中。應力平衡層設置在凹槽中。
依照本發明的一實施例所述,在上述電容器結構中,第一電極可直接接觸基底。
依照本發明的一實施例所述,在上述電容器結構中,第一電極、第二電極與第三電極可具有相同的應力類型。
依照本發明的一實施例所述,在上述電容器結構中,應力平衡層的應力類型可不同於第一電極、第二電極與第三電極的應力類型。
依照本發明的一實施例所述,在上述電容器結構中,第一介電層與第二介電層的應力類型可不同於第一電極、第二電極與第三電極的應力類型。
依照本發明的一實施例所述,在上述電容器結構中,更可包括終止層。終止層設置在應力平衡層與第三電極之間。
依照本發明的一實施例所述,在上述電容器結構中,終止層的應力類型可不同於第一電極、第二電極與第三電極的應力類型。
依照本發明的一實施例所述,在上述電容器結構中,更可包括第三介電層。第三介電層設置在第一介電層、第二電極、第二介電層、第三電極與應力平衡層上。第三介電層具有第一開
口、第二開口與第三開口。第一開口暴露出第一電極。第二開口暴露出第二電極。第三開口暴露出第三電極。
依照本發明的一實施例所述,在上述電容器結構中,在第一開口的側壁與底面之間可具有第一傾斜角。在第二開口的側壁與底面之間可具有第二傾斜角。在第三開口的側壁與底面之間具有第三傾斜角。
依照本發明的一實施例所述,在上述電容器結構中,第一傾斜角、第二傾斜角與第三傾斜角的角度範圍分別可為100度至115度。
依照本發明的一實施例所述,在上述電容器結構中,更包括第一接觸窗、第二接觸窗與第三接觸窗。第一接觸窗設置在第一開口中,且電性連接至第一電極。第二接觸窗設置在第二開口中,且電性連接至第二電極。第三接觸窗設置在第三開口中,且電性連接至第三電極。
依照本發明的一實施例所述,在上述電容器結構中,在第一接觸窗的側壁與底面之間可具有第一傾斜角。在第二接觸窗的側壁與底面之間可具有第二傾斜角。在第三接觸窗的側壁與底面之間可具有第三傾斜角。
依照本發明的一實施例所述,在上述電容器結構中,更可包括保護層。保護層設置在第一接觸窗、第二接觸窗、第三接觸窗與第三介電層上。
依照本發明的一實施例所述,在上述電容器結構中,更
可包括隔離層。隔離層設置第三介電層與第一介電層之間、第三介電層與第二電極之間、第三介電層與第二介電層之間、第三介電層與第三電極之間以及第三介電層與應力平衡層之間。第一開口、第二開口與第三開口可分別延伸至隔離層中。
依照本發明的一實施例所述,在上述電容器結構中,第一電極與第三電極可彼此電性連接。
本發明提出一種電容器結構的製造方法,包括以下步驟。提供基底。基底具有多個溝渠與位在相鄰兩個溝渠之間的柱狀部。在基底上、所述柱狀部上與多個溝渠中形成第一電極。在第一電極上與多個溝渠中形成第一介電層。在第一介電層上與多個溝渠中形成第二電極。在第二電極上與多個溝渠中形成第二介電層。在第二介電層上與多個溝渠中形成第三電極。第三電極具有凹槽,且凹槽位在溝渠中。在凹槽中形成應力平衡層。
依照本發明的一實施例所述,在上述電容器結構的製造方法中,更可包括以下步驟。在應力平衡層與第三電極之間形成終止層。
依照本發明的一實施例所述,在上述電容器結構的製造方法中,更可包括以下步驟。在第一介電層、第二電極、第二介電層、第三電極與應力平衡層上形成第三介電層。在第三介電層中形成第一開口、第二開口與第三開口。第一開口可暴露出第一電極。第二開口可暴露出第二電極。第三開口可暴露出第三電極。
依照本發明的一實施例所述,在上述電容器結構的製造
方法中,更可包括以下步驟。分別在第一開口、第二開口與第三開口中形成第一接觸窗、第二接觸窗與第三接觸窗。第一接觸窗、第二接觸窗與第三接觸窗可分別電性連接至第一電極、第二電極與第三電極。
依照本發明的一實施例所述,在上述電容器結構的製造方法中,在第一接觸窗的側壁與底面之間可具有第一傾斜角。在第二接觸窗的側壁與底面之間可具有第二傾斜角。在第三接觸窗的側壁與底面之間可具有第三傾斜角。
基於上述,在本發明所提出的電容器結構及其製造方法中,應力平衡層位在第三電極的凹槽中。由於應力平衡層的應力可大幅地抵消第一電極的應力、第二電極的應力與第三電極的應力,因此可防止基底產生翹曲,進而使得後續製程能夠順利進行。
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
10:電容器結構
100:基底
102,106a,110a:電極
104,108a,118:介電層
106,110:電極材料層
108:介電材料層
112:終止材料層
112a:終止層
114:應力平衡材料層
114a:應力平衡層
116:隔離層
120a,120b,120c:接觸窗
122:保護層
G:凹槽
OP1,OP2,OP3:開口
P:柱狀部
T:溝渠
θ1,θ2,θ3:傾斜角
圖1A至圖1P為根據本發明的一些實施例的電容器結構的製造流程剖面圖。
圖2A至圖2P為根據本發明的一些實施例的基底的上視圖。
下文列舉實施例並配合附圖來進行詳細地說明,但所提供的實施例並非用以限制本發明所涵蓋的範圍。為了方便理解,在下述說明中相同的構件將以相同的符號標示來說明。此外,附圖僅以說明為目的,並未依照原尺寸作圖。另外,上視圖中的特徵與剖面圖中的特徵並非按相同比例繪製。事實上,為論述清晰起見,可任意增大或減小各種特徵的尺寸。
圖1A至圖1P為根據本發明的一些實施例的電容器結構的製造流程剖面圖。圖2A至圖2P為根據本發明的一些實施例的基底的上視圖。圖1A至圖1P為沿著圖2A中的I-I’剖面線的剖面圖。
請參照圖1A與圖2A,提供基底100。基底100可為半導體基底,如矽基底。在一些實施例中,基底100可具有N型導電型或P型導電型。在本實施例中,基底100是以具有N型導電型為例,但本發明並不以此為限。
基底100具有多個溝渠T與位在相鄰兩個溝渠T之間的柱狀部P。在本實施例中,如圖2A所示,柱狀部P的上視形狀可為T字形,但本發明並不以此為限。在另一些實施例中,柱狀部P的上視形狀可為如圖2A至圖2P所示的形狀。此外,如圖2A至圖2P所示,多個溝渠T可彼此連通或互不連通。在一些實施例中,可藉由微影製程與蝕刻製程(如,乾式蝕刻製程)對基底100進行圖案化,而形成溝渠T。在另一些實施例中,可利用圖案化硬罩幕層作為罩幕,對基底100進行乾式蝕刻製程,而形成溝渠T。
請參照圖1B,在基底100上、柱狀部P上與多個溝渠T中形成電極102。在一些實施例中,電極102可共形地形成在基底100上、柱狀部P上與多個溝渠T中。電極102可直接接觸基底100。電極102與基底100可具有相同導電型(如,N型),藉此基底100可作為電極102的一部分。電極102的材料例如是摻雜非晶矽(doped amorphous silicon)或摻雜多晶矽。在一些實施例中,當電極102的材料為摻雜非晶矽時,在後續的高溫製程中,電極102的材料會由摻雜非晶矽轉變成摻雜多晶矽。電極102的形成方法例如是化學氣相沉積法。在一些實施例中,在形成電極102的製程中,可不進行圖案化製程。
請參照圖1C,在電極102上與多個溝渠T中形成介電層104。在一些實施例中,介電層104可共形地形成在電極102上。介電層104的材料例如是氧化矽、氮化矽、高介電常數材料或其組合。在一些實施例中,介電層104可為氧化矽層/氮化矽層/氧化矽層(ONO)的複合層。在一些實施例中,介電層104的形成方法例如是熱氧化法、化學氣相沉積法或其組合。此外,當電極102的材料為摻雜非晶矽時,在用以形成介電層104的熱氧化製程中,可將電極102的材料由摻雜非晶矽轉變成摻雜多晶矽。
請參照圖1D,可在介電層104上與多個溝渠T中形成電極材料層106。在一些實施例中,電極材料層106可共形地形成在介電層104上。在一些實施例中,電極材料層106與基底100可具有相同導電型(如,N型)。電極材料層106的材料例如是摻雜多
晶矽(doped polysilicon)。電極材料層106的形成方法例如是化學氣相沉積法。
請參照圖1E,可在電極材料層106上與多個溝渠T中形成介電材料層108。在一些實施例中,介電材料層108可共形地形成在電極材料層106上。介電材料層108的材料例如是氧化矽、氮化矽、高介電常數材料或其組合。在一些實施例中,介電材料層108可為氧化矽層/氮化矽層/氧化矽層(ONO)的複合層。在一些實施例中,介電材料層108的形成方法例如是熱氧化法、化學氣相沉積法或其組合。
請參照圖1F,可在介電材料層108上與多個溝渠T中形成電極材料層110。電極材料層110具有凹槽G,且凹槽G位在溝渠T中。在一些實施例中,電極材料層110可共形地形成在介電材料層108上。在一些實施例中,電極材料層110與基底100可具有相同導電型(如,N型)。電極材料層110的材料例如是摻雜多晶矽。電極材料層110的形成方法例如是化學氣相沉積法。
請參照圖1G,可在電極材料層110上與多個溝渠T中形成終止材料層112。在一些實施例中,終止材料層112可共形地形成在電極材料層110上。終止材料層112的材料例如是氧化矽、氮化矽或其組合。在一些實施例中,終止材料層112可為氧化矽層/氮化矽層(ON)的複合層。在一些實施例中,終止材料層112的形成方法例如是熱氧化法、化學氣相沉積法或其組合。
請參照圖1H,可在終止材料層112上與凹槽G中形成應
力平衡材料層114。應力平衡材料層114的材料例如是未摻雜多晶矽。應力平衡材料層114的形成方法例如是化學氣相沉積法。
請參照圖1I,可對應力平衡材料層114進行回蝕刻製程,藉此可在凹槽G中形成應力平衡層114a。上述回蝕刻製程例如是乾式蝕刻製程。
請參照圖1J,可對終止材料層112進行回蝕刻製程,藉此可在應力平衡層114a與電極材料層110之間形成終止層112a。上述回蝕刻製程例如是乾式蝕刻製程。
請參照圖1K,可分別對電極材料層110、介電材料層108與電極材料層106進行圖案化,而形成電極110a、介電層108a與電極106a。藉此,可在介電層104上與多個溝渠T中形成電極106a,可在電極106a上與多個溝渠T中形成介電層108a,且可在介電層108a上與多個溝渠T中形成電極110a。電極110a具有凹槽G,且凹槽G位在溝渠T中。此外,終止層112a可形成在應力平衡層114a與電極110a之間。
在一些實施例中,電極102、電極106a與電極110a可具有相同的應力類型。在本實施例中,應力類型可包括拉伸應力與壓縮應力(compressive stress)。在一些實施例中,應力平衡層114a的應力類型可不同於電極102、電極106a與電極110a的應力類型,且應力平衡層114a位在凹槽G中,因此應力平衡層114a的應力可大幅地抵消電極102的應力、電極106a的應力與電極110a的應力。此外,可藉由調整應力平衡層114a的寬度來調整應力平
衡層114a的應力。舉例來說,當電極102、電極106a與電極110a的應力類型為拉伸應力時,應力平衡層114a的應力類型為壓縮應力。
在一些實施例中,介電層104與介電層108a的應力類型可不同於電極102、電極106a與電極110a的應力類型,因此介電層104的應力與介電層108a的應力可抵消電極102的應力、電極106a的應力與電極110a的應力。舉例來說,當電極102、電極106a與電極110a的應力類型為拉伸應力時,介電層104與介電層108a的應力類型為壓縮應力。在一些實施例中,終止層112a的應力類型可不同於電極102、電極106a與電極110a的應力類型,因此終止層112a的應力可抵消電極102的應力、電極106a的應力與電極110a的應力。舉例來說,當電極102、電極106a與電極110a的應力類型為拉伸應力時,終止層112a的應力類型為壓縮應力。
請參照圖1L,可在介電層104、電極106a、介電層108a、電極110a、終止層112a與應力平衡層114a上形成隔離層116。在一些實施例中,隔離層116可共形地形成在介電層104、電極106a、介電層108a、電極110a、終止層112a與應力平衡層114a上。隔離層116的材料例如是無摻雜矽酸鹽玻璃(non-doped silicate glass,NSG)。隔離層116的形成方法例如是化學氣相沉積法。
請參照圖1M,可在介電層104、電極106a、介電層108a、電極110a、終止層112a與應力平衡層114a上形成介電層118。舉例來說,介電層118可形成在隔離層116上。介電層118的材料
例如是摻雜硼的磷矽酸鹽玻璃(boron-doped phosphosilicate glass,BPSG)。介電層118的形成方法例如是化學氣相沉積法。此外,隔離層116可用以防止介電層118中的摻質擴散到下方的膜層中。
請參照圖1N,可在介電層118中形成開口OP1、開口OP2與開口OP3。開口OP1可延伸至隔離層116與介電層104中。開口OP1可暴露出電極102。開口OP2可延伸至隔離層116與介電層108a中。開口OP2可暴露出電極106a。開口OP3可延伸至隔離層116中。開口OP3可暴露出電極110a。開口OP1的形成方法例如是藉由微影製程與蝕刻製程對介電層118、隔離層116與介電層104進行圖案化。開口OP2的形成方法例如是藉由微影製程與蝕刻製程對介電層118、隔離層116與介電層108a進行圖案化。開口OP3的形成方法例如是藉由微影製程與蝕刻製程對介電層118與隔離層116進行圖案化。
此外,在開口OP1的側壁與底面之間可具有傾斜角θ1。在開口OP2的側壁與底面之間可具有傾斜角θ2。在開口OP3的側壁與底面之間具有傾斜角θ3。在一些實施例中,傾斜角θ1、傾斜角θ2與傾斜角θ3的角度範圍分別可為100度至115度。
請參照圖1O,可分別在開口OP1、開口OP2與開口OP3中形成接觸窗120a、接觸窗120b與接觸窗120c。由於開口OP1、開口OP2與開口OP3可分別具有傾斜角θ1、傾斜角θ2、傾斜角θ3,且傾斜角θ1、傾斜角θ2與傾斜角θ3的角度範圍分別可為
100度至115度,藉此可提升分別位在開口OP1、開口OP2與開口OP3中的接觸窗120a、接觸窗120b與接觸窗120c的厚度均勻性。
此外,接觸窗120a、接觸窗120b與接觸窗120c可分別電性連接至電極102、電極106a與電極110a。在接觸窗120a的側壁與底面之間可具有傾斜角θ1。在接觸窗120b的側壁與底面之間可具有傾斜角θ2。在接觸窗120c的側壁與底面之間可具有傾斜角θ3。接觸窗120a、接觸窗120b與接觸窗120c的材料例如是鋁銅合金,但本發明並不以此為限。接觸窗120a、接觸窗120b與接觸窗120c的形成方法例如是先藉由物理氣相沉積製程(如,濺鍍製程)形成接觸窗材料層(未示出),再對接觸窗材料層進行圖案化製程。
請參照圖1P,可在接觸窗120a、接觸窗120b、接觸窗120c與介電層118上形成保護層122。保護層122的材料例如是氧化矽、氮化矽或其組合。保護層122的形成方法例如是化學氣相沉積法。
在後續製程中,可形成內連線結構(未示出)、第一接墊(未示出)與第二接墊(未示出)。接觸窗120a與接觸窗120c可藉由內連線結構電性連接至第一接墊,且接觸窗120b可藉由內連線結構電性連接至第二接墊。第一接墊與第二接墊可用以連接至不同電壓源。由於後續形成內連線結構、第一接墊與第二接墊的製程為所屬技術領域具有通常知識者所周知,於此省略其說明。
以下,藉由圖1P來說明上述實施例的電容器結構10。
請參照圖1P,電容器結構10包括基底100、電極102、介電層104、電極106a、介電層108a、電極110a與應力平衡層114a。在一些實施例中,電容器結構10可為矽電容器。基底100具有多個溝渠T與位在相鄰兩個溝渠T之間的柱狀部P。電極102設置在基底100上、柱狀部P上與多個溝渠T中。在一些實施例中,電極102可共形地設置在基底100上、柱狀部P上與多個溝渠T中。介電層104設置在電極102上與多個溝渠T中。在一些實施例中,介電層104可共形地設置在電極102上。電極106a設置在介電層104上與多個溝渠T中。在一些實施例中,電極106a可共形地設置在介電層104上。介電層108a設置在電極106a上與多個溝渠T中。在一些實施例中,介電層108a可共形地設置在電極106a上。電極110a設置在介電層108a上與多個溝渠T中。在一些實施例中,電極110a可共形地設置在介電層108a上。電極110a具有凹槽G,且凹槽G位在溝渠T中。應力平衡層114a設置在凹槽G中。在一些實施例中,電極102與電極110a可彼此電性連接。舉例來說,電極102與電極110a可藉由內連線結構而彼此電性連接。
此外,電容器結構10更可包括終止層112a、介電層118、隔離層116、接觸窗120a、接觸窗120b、接觸窗120c與保護層122中的至少一者。終止層112a設置在應力平衡層114a與電極110a之間。介電層118設置在介電層104、電極106a、介電層108a、
電極110a、終止層112a與應力平衡層114a上。介電層118具有開口OP1、開口OP2與開口OP3。開口OP1暴露出電極102。開口OP2暴露出電極106a。開口OP3暴露出電極110a。隔離層116設置在介電層118與介電層104之間、介電層118與電極106a之間、介電層118與介電層108a之間、介電層118與電極110a之間、介電層118與終止層112a之間以及介電層118與應力平衡層114a之間。接觸窗120a設置在開口OP1中,且電性連接至電極102。接觸窗120b設置在開口OP2中,且電性連接至電極106a。接觸窗120c設置在開口OP3中,且電性連接至電極110a。保護層122設置在接觸窗120a、接觸窗120b、接觸窗120c與介電層118上。
另外,電容器結構10中的各構件的詳細內容已於上述實施例進行詳盡地說明,於此不再說明。
基於上述實施例可知,在電容器結構10及其製造方法中,應力平衡層114a位在電極110a的凹槽G中。由於應力平衡層114a的應力可大幅地抵消電極102的應力、電極106a的應力與電極110a的應力,因此可防止基底100產生翹曲,進而使得後續製程能夠順利進行。
綜上所述,在上述實施例的電容器結構及其製造方法中,可藉由應力平衡層的應力來大幅地抵消電極的應力,因此可防止基底產生翹曲,進而使得後續製程能夠順利進行。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的
精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:電容器結構
100:基底
102,106a,110a:電極
104,108a,118:介電層
112a:終止層
114a:應力平衡層
116:隔離層
120a,120b,120c:接觸窗
122:保護層
G:凹槽
OP1,OP2,OP3:開口
P:柱狀部
T:溝渠
θ 1,θ 2,θ 3:傾斜角
Claims (20)
- 一種電容器結構,包括:基底,具有多個溝渠與位在相鄰兩個所述溝渠之間的柱狀部;第一電極,設置在所述基底上、所述柱狀部上與多個所述溝渠中;第一介電層,設置在所述第一電極上與多個所述溝渠中;第二電極,設置在所述第一介電層上與多個所述溝渠中;第二介電層,設置在所述第二電極上與多個所述溝渠中;第三電極,設置在所述第二介電層上與多個所述溝渠中,其中所述第三電極具有凹槽,且所述凹槽位在所述溝渠中;以及應力平衡層,設置在所述凹槽中。
- 如請求項1所述的電容器結構,其中所述第一電極直接接觸所述基底。
- 如請求項1所述的電容器結構,其中所述第一電極、所述第二電極與所述第三電極具有相同的應力類型。
- 如請求項1所述的電容器結構,其中所述應力平衡層的應力類型不同於所述第一電極、所述第二電極與所述第三電極的應力類型。
- 如請求項1所述的電容器結構,其中所述第一介電層與所述第二介電層的應力類型不同於所述第一電極、所述第二電極與所述第三電極的應力類型。
- 如請求項1所述的電容器結構,更包括: 終止層,設置在所述應力平衡層與所述第三電極之間。
- 如請求項6所述的電容器結構,其中所述終止層的應力類型不同於所述第一電極、所述第二電極與所述第三電極的應力類型。
- 如請求項1所述的電容器結構,更包括:第三介電層,設置在所述第一介電層、所述第二電極、所述第二介電層、所述第三電極與所述應力平衡層上,且具有第一開口、第二開口與第三開口,其中所述第一開口暴露出所述第一電極,所述第二開口暴露出所述第二電極,且所述第三開口暴露出所述第三電極。
- 如請求項8所述的電容器結構,其中在所述第一開口的側壁與底面之間具有第一傾斜角,在所述第二開口的側壁與底面之間具有第二傾斜角,且在所述第三開口的側壁與底面之間具有第三傾斜角。
- 如請求項9所述的電容器結構,其中所述第一傾斜角、所述第二傾斜角與所述第三傾斜角的角度範圍分別為100度至115度。
- 如請求項8所述的電容器結構,更包括:第一接觸窗,設置在所述第一開口中,且電性連接至所述第一電極;第二接觸窗,設置在所述第二開口中,且電性連接至所述第二電極;以及 第三接觸窗,設置在所述第三開口中,且電性連接至所述第三電極。
- 如請求項11所述的電容器結構,其中在所述第一接觸窗的側壁與底面之間具有第一傾斜角,在所述第二接觸窗的側壁與底面之間具有第二傾斜角,且在所述第三接觸窗的側壁與底面之間具有第三傾斜角。
- 如請求項11所述的電容器結構,更包括:保護層,設置在所述第一接觸窗、所述第二接觸窗、所述第三接觸窗與所述第三介電層上。
- 如請求項8所述的電容器結構,更包括:隔離層,設置在所述第三介電層與所述第一介電層之間、所述第三介電層與所述第二電極之間、所述第三介電層與所述第二介電層之間、所述第三介電層與所述第三電極之間以及所述第三介電層與所述應力平衡層之間,其中所述第一開口、所述第二開口與所述第三開口分別延伸至所述隔離層中。
- 如請求項1所述的電容器結構,其中所述第一電極與所述第三電極彼此電性連接。
- 一種電容器結構的製造方法,包括:提供基底,其中所述基底具有多個溝渠與位在相鄰兩個所述溝渠之間的柱狀部;在所述基底上、所述柱狀部上與多個所述溝渠中形成第一電極; 在所述第一電極上與多個所述溝渠中形成第一介電層;在所述第一介電層上與多個所述溝渠中形成第二電極;在所述第二電極上與多個所述溝渠中形成第二介電層;在所述第二介電層上與多個所述溝渠中形成第三電極,其中所述第三電極具有凹槽,且所述凹槽位在所述溝渠中;以及在所述凹槽中形成應力平衡層。
- 如請求項16所述的電容器結構的製造方法,更包括在所述應力平衡層與所述第三電極之間形成終止層。
- 如請求項16所述的電容器結構的製造方法,更包括:在所述第一介電層、所述第二電極、所述第二介電層、所述第三電極與所述應力平衡層上形成第三介電層;以及在所述第三介電層中形成第一開口、第二開口與第三開口,其中所述第一開口暴露出所述第一電極,所述第二開口暴露出所述第二電極,且所述第三開口暴露出所述第三電極。
- 如請求項18所述的電容器結構的製造方法,更包括:分別在所述第一開口、所述第二開口與所述第三開口中形成第一接觸窗、第二接觸窗與第三接觸窗,其中所述第一接觸窗、所述第二接觸窗與所述第三接觸窗分別電性連接至所述第一電極、所述第二電極與所述第三電極。
- 如請求項19所述的電容器結構的製造方法,其中在所述第一接觸窗的側壁與底面之間具有第一傾斜角,在所述第二 接觸窗的側壁與底面之間具有第二傾斜角,且在所述第三接觸窗的側壁與底面之間具有第三傾斜角。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW111100660A TWI799061B (zh) | 2022-01-07 | 2022-01-07 | 電容器結構及其製造方法 |
CN202210059315.8A CN116453856A (zh) | 2022-01-07 | 2022-01-19 | 电容器结构及其制造方法 |
US17/583,211 US11756990B2 (en) | 2022-01-07 | 2022-01-25 | Capacitor structure and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW111100660A TWI799061B (zh) | 2022-01-07 | 2022-01-07 | 電容器結構及其製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TWI799061B true TWI799061B (zh) | 2023-04-11 |
TW202329173A TW202329173A (zh) | 2023-07-16 |
Family
ID=86948791
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW111100660A TWI799061B (zh) | 2022-01-07 | 2022-01-07 | 電容器結構及其製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11756990B2 (zh) |
CN (1) | CN116453856A (zh) |
TW (1) | TWI799061B (zh) |
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- 2022-01-07 TW TW111100660A patent/TWI799061B/zh active
- 2022-01-19 CN CN202210059315.8A patent/CN116453856A/zh active Pending
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---|---|
CN116453856A (zh) | 2023-07-18 |
US20230223427A1 (en) | 2023-07-13 |
US11756990B2 (en) | 2023-09-12 |
TW202329173A (zh) | 2023-07-16 |
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