KR0164515B1 - 반도체 장치의 소자 분리 구조 겸용 캐패시터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 트랜치 구조를 이용하여 반도체 소자의 분리 구조 및/또는 바이폴라의 콜랙터를 겸하도록 구성한 반도체 장치의 소자 분리 구조 겸용 캐패시터 및 그 제조 방법에 관한 것으로서, 트랜치 구조와, 상기 트랜치 구조의 하단에는 제1전도형의 채널스톱영역과, 그리고 상부에 제1절연막이 형성된 제1전도형의 반도체 기판; 상기 트랜치 측벽에 형성된 제2절연막; 상기 트랜치 내의 제2절연막과 상기 제1절연막 상에 침적된 제1도전층; 상기 트랜치 내의 제1도전층 상에 도포된 제2절연막; 상기 트랜치 내의 제2절연막 상에 형성된 제2도전층; 상기 제1도전층을 외부 접속하기 위해 제1도전층 상에 형성된 제1전극; 및 상기 트랜치 내의 제2도전층을 외부 접속하기 위해 트랜치 입구 근방의 기판 상에 형성된 제2전극을 구비하여 이루어지는 반도체 장치의 소자의 분리 구조 겸용 캐패시터를 제공코자 한 것이다.
Description
제1도는 종래 반도체 장치의 캐패시터 소자를 도시한 구조 단면도.
제2도는 종래 반도체 장치의 트랜치 격리 구조를 도시한 단면도.
제3도는 본 발명에 따른 트랜치를 이용한 반도체 장치의 소자 분리 구조 겸용 캐패시터를 도시한 구조 단면도.
제4도는 제3도에 도시된 소자 분리 구조 겸용 캐패시터의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘 기판 20,21,21a,22,23,25 : 산화막
30,35 : 폴리실리콘층 40,41,45 : 실리콘질화막
50 : 층간절연막 60,61 : 전극
70 : 채널스톱영역 80 : 포토레지스트
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 트랜치 구조를 이용하여 반도체 소자의 격리 구조 및/또는 바이폴라의 콜랙터를 겸하도록 구성한 반도체 장치의 소자 분리 구조 겸용 캐패시터 및 그 제조 방법에 관한 것이다.
종래 반도체 장치의 캐패시터 소자는 제1도에 도시된 바와 같이, 실리콘 기판(10) 상에 제1산화막(22), 실리콘질화막(45) 및 제2산화막(23)으로 구성되는 절연막을 사이에 두고 제1 및 제2 폴리실리콘층(30)(35)을 형성하고, 이 결과물의 상부에 층간절연막(50)과 상기 제1 및 제2폴리실리콘층(30)(35)에 각각 연결되는 전극(60)(61)을 형성하였다.
그러나, 이러한 캐패시터 소자의 구조로는 같은 능력을 발휘하면서도 소형이고 속도가 빠른 소자의 제조가 어렵다. 따라서 이러한 단점을 해결하기 위한 수단들이 제시되고 있으며, 대표적인 것으로는 트랜치 구조가 있다.
본 발명도 이러한 트랜치 구조에 소자 분리 구조를 겸하는 캐패시터 소자를 제조하고자 한 것으로, 종래에 트랜치 격리 구조와 캐패시터를 분리하여 사용하던 것을 하나로 합하여 면적의 효율화 및 반도체 소자의 소형화를 유도하고자 한 것이다.
결국 본 발명의 목적은 트랜치 내에 캐패시터의 도전층을 형성하면서 트랜치 하단부의 도전층을 실리콘 기판과 콘택시켜 바이폴라의 콜렉터로도 사용 가능케 한 반도체 장치의 소자 분리 구조 겸용 캐패시터를 제공하는데 있다.
또한 본 발명의 다른 목적은 상기 소자 분리 구조 겸용 캐패시터의 바람직한 제조 방법을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위한 반도체 장치의 소자 분리 구조 겸용 캐패시터는,
트랜치 구조와, 상기 트랜치 구조의 하단에 제1전도형의 채널스톱영역과, 그리고 상부에는 제1절연막이 형성된 제1전도형의 반도체 기판;
상기 트랜치 측벽에 형성된 제2절연막;
상기 트랜치 내의 제2절연막과 상기 제1절연막 상에 침적된 제1도전층;
상기 제1도전층 상에 형성된 제3절연막;
상기 트랜치 내의 제3절연막 상에 형성된 제2도전층;
상기 제1도전층을 외부 접속하기 위해 제1도전층 사아에 형성된 제1전극; 및
상기 트랜치 내의 제2도전층을 외부 접속하기 위해 트랜치 입구 근방의 기판 상에 형성된 제2전극을 구비하여 이루어진 데에 그 특징이 있다.
또한 반도체 소자 분리 구조를 겸하는 캐패시터 소자의 제조 방법은, 트랜치 구조를 이용하여 반도체 장치의 캐패시터를 제조하는 방법에 있어서,
필드산화막이 형성된 제1전도형의 반도체 기판 상에 제1절연막을 침적하는 단계;
상기 제1절연막 상에 반도체 기판내 트랜치 형성을 위한 포토레지스트 패턴을 형성하고, 이의 개구부를 통하여 하부 제1절연막을 기판이 노출되도록 선택적으로 식각하는 단계;
상기 제1절연막을 마스크로 사용하여 기판을 선택적으로 트랜치 식각하는 단계;
상기 트랜치 식각에 의해 형성된 트랜치 측벽에 제2절연막을 형성하는 단계;
상기 결과물의 상부에 제1전도형의 제1도전층, 제3절연막 및 제2전도형의 제2도전층을 순차적으로 형성하는 단계;
상기 결과물의 상부에 층간절연막을 침적하는 단계; 및
상기 층간절연막 상부에 제1 및 제2도전층과 연결되는 제1 및 제2전극을 형성하는 단계를 포함하여 이루어진다.
이하, 본 발명을 첨부 도면에 따라 구체적으로 설명하고자 한다.
제3도는 본 발명에 따른 반도체 장치의 소자 분리 구조 겸용 캐패시터 소자를 도시한 것이다.
도면을 참조하면, P형 실리콘 기판(10)에는 표면으로부터 식각된 트랜치가 형성되고, 상기 트랜치 구조의 하단에는 붕소가 도핑된 채널스톱영역(70)이 형성되어 있다.
이러한 실리콘 기판(10) 표면의 필드산화막(20) 상부와 트랜치 측벽에는 절연막이 제1,2산화막(21)(21a)과 제1,2실리콘질화막(40)(41)이 침적되어 있으며, 상기 제1,2실리콘질화막(40)(41)의 상부 전면에는 제1도전층인 붕소가 도핑된 제1폴리실리콘층(30) 및 제3산화막(22)과 제3실리콘질화막(45)이 순차적으로 적층되어 있다. 그리고 상기 결과물의 상부 트랜치 내부에는 제4산화막(23)과 제2도전층인 비소가 도핑된 제2폴리실리콘층(35)이 형성되고, 그 상부의 실리콘 기판(10) 전면에는 층간절연막(50)과, 상기 층간절연막(50) 상부로부터 하부 제1 및 제2폴리실리콘층(40)(45)에 각각 연결되는 복수개의 전극(60)(61)이 형성된 구조이다.
이와 같은 구조를 갖는 캐패시터 소자는 제4도에 도시된 공정에 따라 제조할 수 있다.
먼저 제4(a)도에서와 같이, 필드산화막(20)이 형성된 P형 실리콘 기판(10) 상에 제1절연막으로써 200∼500Å 두께를 갖는 제1산화막(21), 500∼1500Å 두께를 갖는 제1실리콘질화막(40) 및 3000∼7000Å 두께를 갖는 저온증착산화막(LTO)(25)를 순차적으로 침적한 후, 상기 LTO(25)상부에 실리콘 기판(10)내 트랜치 형성을 위한 포토레지스트(80) 패턴을 형성한다.
다음 제4(b)도에서와 같이, 포토레지스트(80) 패턴을 마스크로 사용하여 하부의 LTO(25), 제1실리콘질화막(40), 제1산화막(21) 및 필드산화막(20)을 실리콘 기판(10)이 노출되도록 식각한다.
다음 제4(c)도에서와 같이, 상기 포토레지스트(80) 패턴을 제거하고, 상기 LTO(25)을 마스크로 사용하여 실리콘 기판(10)을 3∼6㎛ 깊이로 트랜치 식각한다.
그리고 제4(d)도에서와 같이, 상기 LTO(25)을 제거하고, 웨이퍼 열산화하여 트랜치 내부에 제2산화막(21a)을 300∼1000Å 두께로 형성한 후 제2실리콘질화막(41)을 500∼1000Å 두께로 침적한다. 또한 트랜치 내부의 측벽을 제외한 바닥면의 제2실리콘질화막(41)과 제2산화막(21a)을 이방성 식각에 의해 제거한다.
다음 제4(e)도에서와 같이, 상기 결과물의 상부에 폴리실리콘을 2000∼4000Å 두께로 침적한 후 붕소 이온을 주입하고, 웨이퍼를 열산화하여 제3산화막(22)을 형성시키면서 불순물(붕소 이온)을 확산시켜 제1폴리실리콘층(30)을 형성한다. 이때에 트랜치 내부 바닥면을 통하여 폴리실리콘내 불순물이 실리콘 기판(10) 내로 확산되어 채널스톱영역(70)을 형성하게 된다. 그리고, 상기 제3산화막(22)의 상부에 100∼500Å 두께의 제3실리콘질화막(45)과 50∼200Å 두께의 제4산화막(23)을 침적하고, 그 상부에 비소(또는 붕소) 이온이 주입된 제2폴리실리콘층(35)를 형성한다. 이때 제2폴리실리콘층(35)은 제1폴리실리콘층(30)의 1.2∼1.5배 두께로 형성하는 것이 바람직하다.
다음, CMP(Chemical Mechamical Polishing)를 이용하여 트랜치 상부 표면의 제3실리콘질화막(45)이 노출되는 시점까지 즉, 제3실리콘질화막(45)을 앤드 포인트 검출용으로 하여 제2폴리실리콘층(35)과 제4산화막(23)을 전면 식각하고, 그 위에 층간절연막(50)을 형성한 후, 상부 및 하부 플레이트인 제1 및 제2폴리실리콘층(30)(35)에 연결되는 콘택홀을 형성하고, 이 결과물의 상부에 금속을 증착 및 식각하여 제1 및 제2전극(60)(61)을 형성하여 캐패시터를 제조한다.
이와 같이 제조되는 본 발명의 소자 분리 구조 겸용 캐패시터 소자는 하부 플레이트인 제1폴리실리콘층(30)이 그 하부의 채널스톱영역(70)에 의해 실리콘 기판(10)과 연결되므로 이를 바이폴라, 바람직하게는 바이폴라의 콜랙터로 사용할 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명은 하나의 소자 분리 구조인 트랜치 내부에 캐패시터의 제1 및 제2전극 영역을 확보함과 동시에, 트랜치 하부 실리콘 기판내에 채널스톱영역을 확보하여 바이폴라 소자의 콜랙터를 겸할 수 있도록 한 것으로, 결국 2개 이상의 반도체 소자를 하나로 합쳐 반도체 소자의 소형화를 이룰 수 있는 것이다.
Claims (9)
- 트랜치 구조와, 상기 트랜치 구조의 하단에는 제1전도형의 채널스톱영역과, 그리고 상부에 제1절연막이 형성된 제1전도형의 반도체 기판; 상기 트랜치 측벽에 형성된 제2절연막; 상기 트랜치 내의 제2절연막과 상기 제1절연막 상에 침적된 제1도전층; 상기 트랜치 내의 제1도전층 상에 도포된 제2절연막; 상기 트랜치 내의 제2절연막 상에 형성된 제2도전층; 상기 제1도전층을 외부 접속하기 위해 제1도전층 상에 형성된 제1전극; 및 상기 트랜치 내의 제2도전층을 외부 접속하기 위해 트랜치 입구 근방의 기판 상에 형성된 제2전극을 구비하여 이루어지는 반도체 장치의 소자 분리 겸용 캐패시터.
- 제1항에 있어서, 상기 트랜치는 3∼6㎛의 깊이로 형성된 것을 특징으로 하는 반도체 장치의 소자 분리 구조 겸용 캐패시터.
- 제1항에 있어서, 상기 제2절연막은 산화막과 실리콘질화막의 2중 구조인 것을 특징으로 하는 반도체 장치의 소자 분리 구조 겸용 캐패시터.
- 제3항에 있어서, 상기 산화막이 300∼1000Å의 두께로 형성된 것을 특징으로 하는 반도체 장치의 소자 분리 구조 겸용 캐패시터.
- 제3항에 있어서, 상기 실리콘질화막이 500∼1000Å 두께로 형성된 것을 특징으로 하는 반도체 장치의 소자 분리 구조 겸용 캐패시터.
- 제1항에 있어서, 상기 제1 및 제2도전층은 불순물이 주입/확산된 폴리실리콘층인 것을 특징으로 하는 반도체 장치의 소자 분리 구조 겸용 캐패시터.
- 제1항 또는 제6항에 있어서, 상기 제1도전층은 2000∼4000Å 두께로 침적된 폴리실리콘층인 것을 특징으로 하는 반도체 장치의 소자 분리 구조 겸용 캐패시터.
- 제1항 또는 제6항에 있어서, 상기 제2도전층은 제1도전층의 1.2∼1.5배의 두께로 침적된 폴리실리콘층인 것을 특징으로 하는 반도체 장치의 소자 분리 구조 겸용 캐패시터.
- 필드산화막이 형성된 제1전도형의 반도체 기판 상에 제1절연막을 침적하는 단계; 상기 제1절연막 상에 기판내 트랜치 형성을 위한 포토레지스트 패턴을 형성하고, 이의 개구부를 통하여 하부 제1절연막을 기판이 노출되도록 선택적으로 식각하는 단계; 상기 제1절연막을 마스크로 사용하여 기판을 선택적으로 트랜치 식각하는 단계; 상기 트랜치 식각에 의해 형성된 트랜치 측벽에 제2절연막을 형성하는 단계; 상기 결과물의 상부에 제1전도형의 제1도전층, 제3절연막 및 제2전도형의 제2도전층을 순차적으로 형성하는 단계; 상기 결과물의 상부에 층간절연막을 침적하는 단계; 및 상기 층간절연막 상부로부터 하부 제1 및 제2도전층과 연결되는 제1 및 제2전극을 형성한 단계를 포함하여 이루어지는 반도체 장치의 소자 분리 구조 겸용 캐패시터의 제조 방법.
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