JPH10223858A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH10223858A JPH10223858A JP9024977A JP2497797A JPH10223858A JP H10223858 A JPH10223858 A JP H10223858A JP 9024977 A JP9024977 A JP 9024977A JP 2497797 A JP2497797 A JP 2497797A JP H10223858 A JPH10223858 A JP H10223858A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 73
- 238000004519 manufacturing process Methods 0.000 title claims description 37
- 239000000758 substrate Substances 0.000 claims abstract description 102
- 230000002093 peripheral effect Effects 0.000 claims abstract description 55
- 239000011229 interlayer Substances 0.000 claims abstract description 53
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 67
- 238000000034 method Methods 0.000 claims description 26
- 239000003990 capacitor Substances 0.000 claims description 19
- 239000010410 layer Substances 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 15
- 238000009792 diffusion process Methods 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 10
- 238000002844 melting Methods 0.000 claims description 8
- 230000008018 melting Effects 0.000 claims description 7
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 20
- 230000003071 parasitic effect Effects 0.000 abstract description 12
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 10
- 239000004020 conductor Substances 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 43
- 229910052710 silicon Inorganic materials 0.000 description 43
- 239000010703 silicon Substances 0.000 description 43
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 26
- 239000010936 titanium Substances 0.000 description 15
- 238000003860 storage Methods 0.000 description 14
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 12
- 239000005380 borophosphosilicate glass Substances 0.000 description 12
- 238000005530 etching Methods 0.000 description 12
- 239000007789 gas Substances 0.000 description 12
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 12
- 229910052721 tungsten Inorganic materials 0.000 description 12
- 239000010937 tungsten Substances 0.000 description 12
- 239000000463 material Substances 0.000 description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000005498 polishing Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 239000002131 composite material Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000001272 nitrous oxide Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- WRECIMRULFAWHA-UHFFFAOYSA-N trimethyl borate Chemical compound COB(OC)OC WRECIMRULFAWHA-UHFFFAOYSA-N 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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Abstract
(57)【要約】
【課題】 半導体記憶装置のメモリセル形成領域におけ
るビット線の寄生容量を低減し、かつ周辺回路形成領域
における信号配線の寄生抵抗を低減する。 【解決手段】 半導体基板のメモリセル形成領域をフォ
トレジスト膜１０で覆い、周辺回路形成領域の層間絶縁
膜９を膜厚３００ｎｍ程度エッチングし３００ｎｍ程度
の段差を形成し、基板全面にシリコン窒化膜１１を膜厚
１００ｎｍ程度形成する。次に基板全面に形成した層間
絶縁膜１２にビット線および信号配線のパターンを有す
る溝を形成する。コンタクト孔１５を形成後、基板全面
に膜厚８００ｎｍ程度のタングステン・シリサイド（Ｗ
Ｓｉ）膜等を形成し、その導電膜を研磨し、溝内に前記
導電体膜を埋込み、該導電体膜の表面を平坦にし、メモ
リセル形成領域にビット線１６Ａおよび周辺回路形成領
域に信号配線１６Ｂを膜厚を異ならせて形成する。
るビット線の寄生容量を低減し、かつ周辺回路形成領域
における信号配線の寄生抵抗を低減する。 【解決手段】 半導体基板のメモリセル形成領域をフォ
トレジスト膜１０で覆い、周辺回路形成領域の層間絶縁
膜９を膜厚３００ｎｍ程度エッチングし３００ｎｍ程度
の段差を形成し、基板全面にシリコン窒化膜１１を膜厚
１００ｎｍ程度形成する。次に基板全面に形成した層間
絶縁膜１２にビット線および信号配線のパターンを有す
る溝を形成する。コンタクト孔１５を形成後、基板全面
に膜厚８００ｎｍ程度のタングステン・シリサイド（Ｗ
Ｓｉ）膜等を形成し、その導電膜を研磨し、溝内に前記
導電体膜を埋込み、該導電体膜の表面を平坦にし、メモ
リセル形成領域にビット線１６Ａおよび周辺回路形成領
域に信号配線１６Ｂを膜厚を異ならせて形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置お
よびその製造方法に関し、特に半導体基板のメモリセル
形成領域に形成されるビット線と同一の導電体膜で周辺
回路形成領域に信号配線を形成するようなダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）の構造およ
びその製造方法に関する。
よびその製造方法に関し、特に半導体基板のメモリセル
形成領域に形成されるビット線と同一の導電体膜で周辺
回路形成領域に信号配線を形成するようなダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）の構造およ
びその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭは、１つのＮチャネル型ＭＯＳ
トランジスタと１つの容量素子とからなるメモリセルが
行列状に配置されたセルアレイと、その周辺回路とを有
してＰ型シリコン基板に形成されている。この種のＤＲ
ＡＭには、微細化，低消費電力化および高速化という要
求からスタック型容量素子とＣＭＯＳトランジスタから
なる周辺回路とが採用されつつある。このようなＤＲＡ
Ｍの概要は、次のようになっている。
トランジスタと１つの容量素子とからなるメモリセルが
行列状に配置されたセルアレイと、その周辺回路とを有
してＰ型シリコン基板に形成されている。この種のＤＲ
ＡＭには、微細化，低消費電力化および高速化という要
求からスタック型容量素子とＣＭＯＳトランジスタから
なる周辺回路とが採用されつつある。このようなＤＲＡ
Ｍの概要は、次のようになっている。
【０００３】メモリセルを構成する第１のＮチャネル型
ＭＯＳトランジスタは、ゲート酸化膜を介してＰ型シリ
コン基板上に設けられたワード線を兼ねる第１のゲート
電極と、Ｐ型シリコン基板表面に設けられたＮ-型ソー
ス領域並びにＮ-型ドレイン領域とからなる。
ＭＯＳトランジスタは、ゲート酸化膜を介してＰ型シリ
コン基板上に設けられたワード線を兼ねる第１のゲート
電極と、Ｐ型シリコン基板表面に設けられたＮ-型ソー
ス領域並びにＮ-型ドレイン領域とからなる。
【０００４】メモリセルを構成する容量素子は、ストレ
ージノード電極と、容量絶縁膜と、セルプレート電極と
からなる。Ｎ-型ソース領域には、ビット線が接続さ
れ、Ｎ-型ドレイン領域には、ストレージノード電極が
接続されている。
ージノード電極と、容量絶縁膜と、セルプレート電極と
からなる。Ｎ-型ソース領域には、ビット線が接続さ
れ、Ｎ-型ドレイン領域には、ストレージノード電極が
接続されている。
【０００５】ＣＭＯＳトランジスタを構成する第２のＮ
チャネル型ＭＯＳトランジスタは、ゲート酸化膜を介し
てＰ型シリコン基板上に設けられた第２のゲート電極
と、Ｐ型シリコン基板表面に設けられたＮ+型ソース領
域並びにＮ+型ドレイン領域（以後、Ｎ+型ソース・ドレ
イン領域という）とからなる。
チャネル型ＭＯＳトランジスタは、ゲート酸化膜を介し
てＰ型シリコン基板上に設けられた第２のゲート電極
と、Ｐ型シリコン基板表面に設けられたＮ+型ソース領
域並びにＮ+型ドレイン領域（以後、Ｎ+型ソース・ドレ
イン領域という）とからなる。
【０００６】ＣＭＯＳトランジスタを構成する第２のＰ
チャネル型ＭＯＳトランジスタは、Ｐ型シリコン基板表
面に形成されたＮウェル上にゲート酸化膜を介して設け
られた第２のゲート電極と、Ｎウェル表面に設けられた
第２のＰ+型ソース領域並びに第２のＰ+型ドレイン領域
（以下、Ｐ+型ソース・ドレイン領域という）とからな
る。第２のＮチャネル型ＭＯＳトランジスタのＮ+型ソ
ース・ドレイン領域、あるいは第２のＰチャネル型ＭＯ
ＳトランジスタのＰ+型ソース・ドレイン領域には、信
号配線が接続されている。
チャネル型ＭＯＳトランジスタは、Ｐ型シリコン基板表
面に形成されたＮウェル上にゲート酸化膜を介して設け
られた第２のゲート電極と、Ｎウェル表面に設けられた
第２のＰ+型ソース領域並びに第２のＰ+型ドレイン領域
（以下、Ｐ+型ソース・ドレイン領域という）とからな
る。第２のＮチャネル型ＭＯＳトランジスタのＮ+型ソ
ース・ドレイン領域、あるいは第２のＰチャネル型ＭＯ
ＳトランジスタのＰ+型ソース・ドレイン領域には、信
号配線が接続されている。
【０００７】通常、これらのビット線と信号配線は、同
一の導電体膜を用いて同一の膜厚に構成されている。
一の導電体膜を用いて同一の膜厚に構成されている。
【０００８】このような構造を持つ半導体記憶装置が特
公平６−９１２１９号公報に記載されている。上記公報
に開示された半導体記憶装置を基盤にして従来のスタッ
ク型容量素子を有する半導体記憶装置の製造方法を説明
する。図８及び図９は、従来の半導体記憶装置の製造方
法を工程順に示す断面図である。
公平６−９１２１９号公報に記載されている。上記公報
に開示された半導体記憶装置を基盤にして従来のスタッ
ク型容量素子を有する半導体記憶装置の製造方法を説明
する。図８及び図９は、従来の半導体記憶装置の製造方
法を工程順に示す断面図である。
【０００９】まず、図８（ａ）に示されるように、Ｐ型
シリコン基板１の所要の領域に、Ｎウェル（図示せず）
が形成される。Ｐ型シリコン基板およびＮウェル表面の
素子分離領域には、フィールド絶縁膜としてＬＯＣＯＳ
型のフィールド酸化膜３が形成される。Ｐ型シリコン基
板１およびＮウェルの表面の素子形成領域には、ゲート
絶縁膜として熱酸化によるゲート酸化膜４が形成され
る。ワード線を兼ねた第１のゲート電極５ＡがＰ型シリ
コン基板１の表面のメモリセル形成領域上に形成され
る。
シリコン基板１の所要の領域に、Ｎウェル（図示せず）
が形成される。Ｐ型シリコン基板およびＮウェル表面の
素子分離領域には、フィールド絶縁膜としてＬＯＣＯＳ
型のフィールド酸化膜３が形成される。Ｐ型シリコン基
板１およびＮウェルの表面の素子形成領域には、ゲート
絶縁膜として熱酸化によるゲート酸化膜４が形成され
る。ワード線を兼ねた第１のゲート電極５ＡがＰ型シリ
コン基板１の表面のメモリセル形成領域上に形成され
る。
【００１０】Ｐ型シリコン基板１表面の素子形成領域に
は、ゲート電極５Ａおよびフィールド酸化膜３に自己整
合的にリン等のイオン注入等により、ソース・ドレイン
領域となるＮ-型拡散層６Ａ，６Ｂが形成される。
は、ゲート電極５Ａおよびフィールド酸化膜３に自己整
合的にリン等のイオン注入等により、ソース・ドレイン
領域となるＮ-型拡散層６Ａ，６Ｂが形成される。
【００１１】一方、周辺回路形成領域のＰ型シリコン基
板表面およびＮウェル表面の素子形成領域には、第２の
ゲート電極５Ｂが形成される。
板表面およびＮウェル表面の素子形成領域には、第２の
ゲート電極５Ｂが形成される。
【００１２】さらに、Ｐ型シリコン基板１表面の素子形
成領域には、第２のゲート電極５Ｂおよびフィールド酸
化膜３に自己整合的に、リン（Ｐ）および砒素（Ａｓ）
等のイオンにより、Ｎ+型ソース・ドレイン領域７が形
成される。また、Ｎウェル２表面の素子形成領域には、
第２のゲート電極５Ｂおよびフィールド酸化膜３に自己
整合的に、ボロン（Ｂ）又は２弗化ボロン（ＢＦ２）等
のイオン注入により、Ｐ+型ソース・ドレイン領域（図
示せず）が形成される。
成領域には、第２のゲート電極５Ｂおよびフィールド酸
化膜３に自己整合的に、リン（Ｐ）および砒素（Ａｓ）
等のイオンにより、Ｎ+型ソース・ドレイン領域７が形
成される。また、Ｎウェル２表面の素子形成領域には、
第２のゲート電極５Ｂおよびフィールド酸化膜３に自己
整合的に、ボロン（Ｂ）又は２弗化ボロン（ＢＦ２）等
のイオン注入により、Ｐ+型ソース・ドレイン領域（図
示せず）が形成される。
【００１３】次に図８（ｂ）に示されるように、全面に
酸化シリコン系の絶縁膜からなる平坦化された層間絶縁
膜９が形成される。フォトレジスト１０をマスクにした
異方性エッチング等により、メモリセル形成領域のＮ-
型ソース領域６Ａおよび周辺回路形成予定領域のＮ+型
ソース・ドレイン領域７に達するコンタクト孔１５が形
成される。
酸化シリコン系の絶縁膜からなる平坦化された層間絶縁
膜９が形成される。フォトレジスト１０をマスクにした
異方性エッチング等により、メモリセル形成領域のＮ-
型ソース領域６Ａおよび周辺回路形成予定領域のＮ+型
ソース・ドレイン領域７に達するコンタクト孔１５が形
成される。
【００１４】その後、図８（ｃ）に示されるように、全
面に膜厚２００ｎｍ程度のタングステン・シリサイド
（ＷＳｉ）膜あるいはタングステン・ポリサイド（ＷＳ
ｉ／ｐｏｌｙ−Ｓｉ）が形成され、この導電体膜をパタ
ーンニングしてメモリセル形成領域にビット線１６Ａお
よび周辺回路形成領域に信号配線１６Ｂを形成される。
面に膜厚２００ｎｍ程度のタングステン・シリサイド
（ＷＳｉ）膜あるいはタングステン・ポリサイド（ＷＳ
ｉ／ｐｏｌｙ−Ｓｉ）が形成され、この導電体膜をパタ
ーンニングしてメモリセル形成領域にビット線１６Ａお
よび周辺回路形成領域に信号配線１６Ｂを形成される。
【００１５】その後、図９（ａ）に示されるように、全
面に酸化シリコン系の絶縁膜からなる平坦化された層間
絶縁膜１２が形成され、フォトレジスト膜１３をマスク
にして層間絶縁膜１２を異方性エッチングしてＮ-型ド
レイン領域６Ｂに達するノード・コンタクト孔１８が形
成される。
面に酸化シリコン系の絶縁膜からなる平坦化された層間
絶縁膜１２が形成され、フォトレジスト膜１３をマスク
にして層間絶縁膜１２を異方性エッチングしてＮ-型ド
レイン領域６Ｂに達するノード・コンタクト孔１８が形
成される。
【００１６】次に図９（ｂ）に示されるように、全面に
膜厚７００ｎｍ程度のＮ+型の多結晶シリコン膜が形成
され、この多結晶シリコン膜をパターンニングしてスト
レージ・ノード電極１９が形成される。洗浄およびバフ
ァード弗酸液等によりストレージ・ノード電極１９表面
の自然酸化膜が除去された後に、全面に膜厚７ｎｍ程度
のシリコン窒化膜（図に明示せず）が形成され、８００
℃程度でのスチーム酸化を行って容量絶縁膜２０が形成
される。全面に膜厚１５０ｎｍ程度のＮ+型多結晶シリ
コン膜（図に明示せず）が形成され、少なくとも周辺回
路が形成される領域の上記Ｎ 型多結晶シリコン膜およ
び容量絶縁膜２０が順次エッチングされ、メモリセル形
成領域に多結晶シリコン膜からなるセルプレート電極２
１と容量絶縁膜１９とが残置形成される。
膜厚７００ｎｍ程度のＮ+型の多結晶シリコン膜が形成
され、この多結晶シリコン膜をパターンニングしてスト
レージ・ノード電極１９が形成される。洗浄およびバフ
ァード弗酸液等によりストレージ・ノード電極１９表面
の自然酸化膜が除去された後に、全面に膜厚７ｎｍ程度
のシリコン窒化膜（図に明示せず）が形成され、８００
℃程度でのスチーム酸化を行って容量絶縁膜２０が形成
される。全面に膜厚１５０ｎｍ程度のＮ+型多結晶シリ
コン膜（図に明示せず）が形成され、少なくとも周辺回
路が形成される領域の上記Ｎ 型多結晶シリコン膜およ
び容量絶縁膜２０が順次エッチングされ、メモリセル形
成領域に多結晶シリコン膜からなるセルプレート電極２
１と容量絶縁膜１９とが残置形成される。
【００１７】その後は、公知の製造方法により、層間絶
縁膜，コンタクト孔，上部金属配線，表面保護膜等が形
成され、半導体記憶装置が完成する。
縁膜，コンタクト孔，上部金属配線，表面保護膜等が形
成され、半導体記憶装置が完成する。
【００１８】
【発明が解決しようとする課題】上記特公平６−９１２
１９号公報に記載の半導体記憶装置の製造方法によれ
ば、メモリセルの縮小が容易であり、微細化または高集
積化という要求を満足する半導体記憶装置が完成され
る。
１９号公報に記載の半導体記憶装置の製造方法によれ
ば、メモリセルの縮小が容易であり、微細化または高集
積化という要求を満足する半導体記憶装置が完成され
る。
【００１９】しかしながら、上記半導体記憶装置では、
メモリセル領域のビット線の寄生容量の低減と周辺回路
領域の信号配線の寄生抵抗の低減を両立させることがで
きず、低消費電力化と高速化の達成が困難であった。
メモリセル領域のビット線の寄生容量の低減と周辺回路
領域の信号配線の寄生抵抗の低減を両立させることがで
きず、低消費電力化と高速化の達成が困難であった。
【００２０】図１０は、ビット線容量の配線膜厚依存性
を示すものであり、配線材料はタングステン・シリサイ
ド（ＷＳｉ）膜であり、配線の線幅／間隔は０．３５／
０．３５μｍであり、ビット線長さが２００μｍの場合
を示すものである。
を示すものであり、配線材料はタングステン・シリサイ
ド（ＷＳｉ）膜であり、配線の線幅／間隔は０．３５／
０．３５μｍであり、ビット線長さが２００μｍの場合
を示すものである。
【００２１】図１０から明らかなように、ビット線の配
線膜厚が増加するにつれてビット線容量が増加する。こ
れは、ビット線の寄生容量がビット線と半導体基板やワ
ード線等の他の導電体層との間の容量だけでなく、隣同
士のビット線間の寄生容量が占める割合が微細化の進展
とともに無視できないこと、及び配線膜厚の増加により
フリンジ容量が増加するためである。ビット線容量の低
減のためには、配線膜厚を減少させることが必要と考え
られる。
線膜厚が増加するにつれてビット線容量が増加する。こ
れは、ビット線の寄生容量がビット線と半導体基板やワ
ード線等の他の導電体層との間の容量だけでなく、隣同
士のビット線間の寄生容量が占める割合が微細化の進展
とともに無視できないこと、及び配線膜厚の増加により
フリンジ容量が増加するためである。ビット線容量の低
減のためには、配線膜厚を減少させることが必要と考え
られる。
【００２２】一方、図１１は、配線抵抗の配線膜厚依存
性を示すものである。高速化の達成のためには、周辺回
路領域の信号配線の寄生抵抗を低減することが必要であ
る。配線材料をより低抵抗の材料に変更しない場合は、
配線の膜厚を増加させることが必要になる。
性を示すものである。高速化の達成のためには、周辺回
路領域の信号配線の寄生抵抗を低減することが必要であ
る。配線材料をより低抵抗の材料に変更しない場合は、
配線の膜厚を増加させることが必要になる。
【００２３】本発明の目的は、メモリセル領域のビット
線と周辺回路領域の信号配線を同一の導電体層で形成す
るような半導体記憶装置において、ビット線の寄生容量
の低減と信号配線の低抵抗化を同時に実現でき、かつメ
モリセル領域と周辺回路領域との段差が生じることがな
い半導体記憶装置及びその製造方法を提供することにあ
る。
線と周辺回路領域の信号配線を同一の導電体層で形成す
るような半導体記憶装置において、ビット線の寄生容量
の低減と信号配線の低抵抗化を同時に実現でき、かつメ
モリセル領域と周辺回路領域との段差が生じることがな
い半導体記憶装置及びその製造方法を提供することにあ
る。
【００２４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体記憶装置は、ＭＯＳトランジス
タと、容量素子と、ビット線及び信号配線とを有する半
導体記憶装置であって、ＭＯＳトランジスタは、半導体
基板のメモリ形成領域及び周辺回路形成領域にゲート電
極と不純物拡散層とを形成してそれぞれ構成されたもの
であり、容量素子は、半導体基板のメモリ形成領域に形
成されたものであり、ビット線は、前記半導体基板のメ
モリセル形成領域に形成された層間絶縁膜上に形成さ
れ、前記層間絶縁膜のコンタクト孔を介して半導体基板
のメモリ形成領域の不純物拡散層に接続されたものであ
り、信号配線は、前記半導体基板の周辺回路形成領域に
形成された層間絶縁膜上に形成され、前記層間絶縁膜の
コンタクト孔を介して半導体基板の周辺回路形成領域の
不純物拡散層に接続されたものであり、さらに、前記層
間絶縁膜は、前記半導体基板のメモリセル形成領域と周
辺回路形成領域の膜厚を異ならせて成膜され、前記ビッ
ト線および信号配線は、表面が平坦化され、かつ膜厚を
異ならせて形成されたものである。
め、本発明に係る半導体記憶装置は、ＭＯＳトランジス
タと、容量素子と、ビット線及び信号配線とを有する半
導体記憶装置であって、ＭＯＳトランジスタは、半導体
基板のメモリ形成領域及び周辺回路形成領域にゲート電
極と不純物拡散層とを形成してそれぞれ構成されたもの
であり、容量素子は、半導体基板のメモリ形成領域に形
成されたものであり、ビット線は、前記半導体基板のメ
モリセル形成領域に形成された層間絶縁膜上に形成さ
れ、前記層間絶縁膜のコンタクト孔を介して半導体基板
のメモリ形成領域の不純物拡散層に接続されたものであ
り、信号配線は、前記半導体基板の周辺回路形成領域に
形成された層間絶縁膜上に形成され、前記層間絶縁膜の
コンタクト孔を介して半導体基板の周辺回路形成領域の
不純物拡散層に接続されたものであり、さらに、前記層
間絶縁膜は、前記半導体基板のメモリセル形成領域と周
辺回路形成領域の膜厚を異ならせて成膜され、前記ビッ
ト線および信号配線は、表面が平坦化され、かつ膜厚を
異ならせて形成されたものである。
【００２５】また、前記容量素子は、前記ビット線の上
方に位置させて設けられたものである。
方に位置させて設けられたものである。
【００２６】また、前記容量素子は、前記ビット線の下
方に位置させて設けられたものである。
方に位置させて設けられたものである。
【００２７】また、前記ビット線および信号配線は、高
融点金属膜，高融点シリサイド膜，高融点ポリサイド膜
もしくは、金属膜から構成されたものである。
融点金属膜，高融点シリサイド膜，高融点ポリサイド膜
もしくは、金属膜から構成されたものである。
【００２８】また、本発明に係る半導体記憶装置の製造
方法は、層間絶縁膜形成工程と、ビット線・信号配線形
成工程とを有する半導体記憶装置の製造方法であって、
半導体記憶装置は、ＭＯＳトランジスタと容量素子の組
と、ビット線及び信号配線とを有し、ＭＯＳトランジス
タは、半導体基板のメモリ形成領域及び周辺回路形成領
域にそれぞれ形成されたものであり、容量素子は、半導
体基板のメモリ形成領域に形成されたものであり、ビッ
ト線は、前記半導体基板のメモリセル形成領域に形成さ
れた層間絶縁膜上に形成され、半導体基板のメモリ形成
領域の不純物拡散層に接続されたものであり、信号配線
は、前記半導体基板の周辺回路形成領域に形成された層
間絶縁膜上に形成され、半導体基板の周辺回路形成領域
の不純物拡散層に接続されたものであり、層間絶縁膜形
成工程は、半導体基板のメモリ形成領域及び周辺回路形
成領域に層間絶縁膜を膜厚を異ならせて形成する処理で
あり、ビット線・信号配線形成工程は、膜厚の異なる前
記層間絶縁膜の段差を利用してビット線と信号配線とを
膜厚を異ならせて形成する処理である。
方法は、層間絶縁膜形成工程と、ビット線・信号配線形
成工程とを有する半導体記憶装置の製造方法であって、
半導体記憶装置は、ＭＯＳトランジスタと容量素子の組
と、ビット線及び信号配線とを有し、ＭＯＳトランジス
タは、半導体基板のメモリ形成領域及び周辺回路形成領
域にそれぞれ形成されたものであり、容量素子は、半導
体基板のメモリ形成領域に形成されたものであり、ビッ
ト線は、前記半導体基板のメモリセル形成領域に形成さ
れた層間絶縁膜上に形成され、半導体基板のメモリ形成
領域の不純物拡散層に接続されたものであり、信号配線
は、前記半導体基板の周辺回路形成領域に形成された層
間絶縁膜上に形成され、半導体基板の周辺回路形成領域
の不純物拡散層に接続されたものであり、層間絶縁膜形
成工程は、半導体基板のメモリ形成領域及び周辺回路形
成領域に層間絶縁膜を膜厚を異ならせて形成する処理で
あり、ビット線・信号配線形成工程は、膜厚の異なる前
記層間絶縁膜の段差を利用してビット線と信号配線とを
膜厚を異ならせて形成する処理である。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００３０】（実施形態１）図１は、本発明の実施形態
１に係るスタック型の容量素子を有するＤＲＡＭのメモ
リセル形成領域と周辺回路形成領域を示す断面図であ
る。
１に係るスタック型の容量素子を有するＤＲＡＭのメモ
リセル形成領域と周辺回路形成領域を示す断面図であ
る。
【００３１】図１（ａ）に示す本発明の実施形態１に係
る半導体記憶装置、特にＤＲＡＭにおいて、メモリセル
を構成する第１のＮチャネル型ＭＯＳトランジスタは、
ゲート酸化膜４を介してＰ型シリコン基板１のメモリセ
ル形成領域上に設けられたワード線を兼ねる第１のゲー
ト電極５Ａと、Ｐ型シリコン基板１のメモリセル形成領
域表面に設けられたＮ-型ソース領域６Ａ並びにＮ-型ド
レイン領域６Ｂとからなる。
る半導体記憶装置、特にＤＲＡＭにおいて、メモリセル
を構成する第１のＮチャネル型ＭＯＳトランジスタは、
ゲート酸化膜４を介してＰ型シリコン基板１のメモリセ
ル形成領域上に設けられたワード線を兼ねる第１のゲー
ト電極５Ａと、Ｐ型シリコン基板１のメモリセル形成領
域表面に設けられたＮ-型ソース領域６Ａ並びにＮ-型ド
レイン領域６Ｂとからなる。
【００３２】メモリセルを構成するスタック型容量素子
は、ストレージノード電極１９と、容量絶縁膜２０と、
セルプレート電極２１とからなり、Ｐ型シリコン基板１
のメモリセル形成領域に形成されている。また、メモリ
セルを構成するスタック型容量素子は、ビット線１６Ａ
の上方に位置させて設けられている。
は、ストレージノード電極１９と、容量絶縁膜２０と、
セルプレート電極２１とからなり、Ｐ型シリコン基板１
のメモリセル形成領域に形成されている。また、メモリ
セルを構成するスタック型容量素子は、ビット線１６Ａ
の上方に位置させて設けられている。
【００３３】Ｎ-型ソース領域６Ａには、例えば膜厚２
００ｎｍ程度のタングステン・シリサイド（ＷＳｉ）膜
あるいはタングステン・ポリサイド（ＷＳｉ／ｐｏｌｙ
−Ｓｉ）膜からなるビット線１６Ａがコンタクトを介し
て接続され、Ｎ-型ドレイン領域６Ｂには、膜厚７００
ｎｍ程度のＮ+型の多結晶シリコン膜からなるストレー
ジ・ノード電極１９がノード・コンタクト１８を介して
接続されている。ビット線の線幅は０．３５μｍ程度で
あり、ビット線の間隔は０．３５μｍ程度である。
００ｎｍ程度のタングステン・シリサイド（ＷＳｉ）膜
あるいはタングステン・ポリサイド（ＷＳｉ／ｐｏｌｙ
−Ｓｉ）膜からなるビット線１６Ａがコンタクトを介し
て接続され、Ｎ-型ドレイン領域６Ｂには、膜厚７００
ｎｍ程度のＮ+型の多結晶シリコン膜からなるストレー
ジ・ノード電極１９がノード・コンタクト１８を介して
接続されている。ビット線の線幅は０．３５μｍ程度で
あり、ビット線の間隔は０．３５μｍ程度である。
【００３４】周辺回路領域のＣＭＯＳトランジスタを構
成する第２のＮチャネル型ＭＯＳトランジスタは、ゲー
ト酸化膜４を介してＰ型シリコン基板１上に設けられた
第２のゲート電極５Ｂと、Ｐ型シリコン基板１表面に設
けられたＮ+型ソース・ドレイン領域７とからなる。
成する第２のＮチャネル型ＭＯＳトランジスタは、ゲー
ト酸化膜４を介してＰ型シリコン基板１上に設けられた
第２のゲート電極５Ｂと、Ｐ型シリコン基板１表面に設
けられたＮ+型ソース・ドレイン領域７とからなる。
【００３５】周辺回路領域のＣＭＯＳトランジスタを構
成する第２のＰチャネル型ＭＯＳトランジスタは、Ｐ型
シリコン基板１の表面に形成されたＮウェル２上にゲー
ト酸化膜４を介して設けられた第２のゲート電極５Ｂ
と、Ｎウェル２表面に設けられたＰ+型ソース・ドレイ
ン領域８とからなる。
成する第２のＰチャネル型ＭＯＳトランジスタは、Ｐ型
シリコン基板１の表面に形成されたＮウェル２上にゲー
ト酸化膜４を介して設けられた第２のゲート電極５Ｂ
と、Ｎウェル２表面に設けられたＰ+型ソース・ドレイ
ン領域８とからなる。
【００３６】第２のＮチャネル型ＭＯＳトランジスタの
Ｎ+型ソース・ドレイン領域７には、例えば膜厚５００
ｎｍ程度のタングステン・シリサイド（ＷＳｉ）膜もし
くはタングステン・ポリサイド（ＷＳｉ／ｐｏｌｙ−Ｓ
ｉ）膜からなる信号配線１６Ｂが接続されている。ここ
で、信号配線の幅は０．３５〜０．８μｍ程度であり、
信号配線の間隔は０．３５〜１０μｍ程度である。
Ｎ+型ソース・ドレイン領域７には、例えば膜厚５００
ｎｍ程度のタングステン・シリサイド（ＷＳｉ）膜もし
くはタングステン・ポリサイド（ＷＳｉ／ｐｏｌｙ−Ｓ
ｉ）膜からなる信号配線１６Ｂが接続されている。ここ
で、信号配線の幅は０．３５〜０．８μｍ程度であり、
信号配線の間隔は０．３５〜１０μｍ程度である。
【００３７】また図１（ｂ）においては、信号配線１６
Ｂは、周辺回路形成領域の導電型の異なるトランジスタ
のソース・ドレイン領域７とソース・ドレイン領域８と
に接続させた構造にしている。
Ｂは、周辺回路形成領域の導電型の異なるトランジスタ
のソース・ドレイン領域７とソース・ドレイン領域８と
に接続させた構造にしている。
【００３８】このように、ビット線１６Ａと信号配線１
６Ｂとは、同一の配線材料で、膜厚が信号配線のほうが
大きくなるように形成され、同一平面上に位置する表面
を持つように平坦化されている。また、ビット線１６Ａ
ならびに信号配線１６Ｂは、タングステン・シリサイド
膜もしくはタングステン・ポリサイド膜とから形成され
ることに限定されるものではなく、例えばタングステン
（Ｗ）膜と窒化チタン（ＴｉＮ）膜およびチタン（Ｔ
ｉ）膜の複合膜等の高融点金属膜もしくはアルミ（Ａ
ｌ）膜や銅（Ｃｕ）膜などの金属膜と窒化チタン（Ｔｉ
Ｎ）膜およびチタン（Ｔｉ）膜との複合膜とから構成し
てもよい。この場合、周辺回路領域の信号配線領域にお
いて、Ｎ+型ソース・ドレイン領域中のリン（Ｐ）など
の不純物とＰ+型ソース・ドレイン領域中のボロン
（Ｂ）などの不純物同士が相互拡散してコンタクト抵抗
が上昇することを窒化チタン（ＴｉＮ）膜などのバリア
メタル膜を挾むことにより、抑制することができるた
め、第２のＮチャネルＭＯＳトランジスタのＮ+型ソー
ス・ドレイン領域７と第２のＰチャネルＭＯＳトランジ
スタのＰ+型ソース・ドレイン領域８の両方に上記信号
配線１６Ｂを接続することができる。
６Ｂとは、同一の配線材料で、膜厚が信号配線のほうが
大きくなるように形成され、同一平面上に位置する表面
を持つように平坦化されている。また、ビット線１６Ａ
ならびに信号配線１６Ｂは、タングステン・シリサイド
膜もしくはタングステン・ポリサイド膜とから形成され
ることに限定されるものではなく、例えばタングステン
（Ｗ）膜と窒化チタン（ＴｉＮ）膜およびチタン（Ｔ
ｉ）膜の複合膜等の高融点金属膜もしくはアルミ（Ａ
ｌ）膜や銅（Ｃｕ）膜などの金属膜と窒化チタン（Ｔｉ
Ｎ）膜およびチタン（Ｔｉ）膜との複合膜とから構成し
てもよい。この場合、周辺回路領域の信号配線領域にお
いて、Ｎ+型ソース・ドレイン領域中のリン（Ｐ）など
の不純物とＰ+型ソース・ドレイン領域中のボロン
（Ｂ）などの不純物同士が相互拡散してコンタクト抵抗
が上昇することを窒化チタン（ＴｉＮ）膜などのバリア
メタル膜を挾むことにより、抑制することができるた
め、第２のＮチャネルＭＯＳトランジスタのＮ+型ソー
ス・ドレイン領域７と第２のＰチャネルＭＯＳトランジ
スタのＰ+型ソース・ドレイン領域８の両方に上記信号
配線１６Ｂを接続することができる。
【００３９】次に図１（ａ）に示す半導体記憶装置の製
造方法を、図２，図３および図４を参照して説明する。
造方法を、図２，図３および図４を参照して説明する。
【００４０】まず、図２（ａ）に示すように、Ｐ型シリ
コン基板１の周辺回路形成領域に、Ｎウェル２を形成す
る。Ｐ型シリコン基板１およびＮウェル２表面の素子分
離領域には、フィールド絶縁膜としてＬＯＣＯＳ型の膜
厚３００ｎｍ程度のフィールド酸化膜３を形成する。Ｐ
型シリコン基板１およびＮウェル２の表面の素子分離領
域には、ゲート絶縁膜として熱酸化による膜厚８〜２０
ｎｍ程度のゲート酸化膜４を形成する。全面に膜厚２０
０ｎｍ程度のＮ+型の多結晶シリコン膜を形成し、多結
晶シリコンをパターンニングする。そして、Ｐ型シリコ
ン基板１のメモリセル形成領域上に、ワード線を兼ねた
第１のゲート電極５Ａを形成する。
コン基板１の周辺回路形成領域に、Ｎウェル２を形成す
る。Ｐ型シリコン基板１およびＮウェル２表面の素子分
離領域には、フィールド絶縁膜としてＬＯＣＯＳ型の膜
厚３００ｎｍ程度のフィールド酸化膜３を形成する。Ｐ
型シリコン基板１およびＮウェル２の表面の素子分離領
域には、ゲート絶縁膜として熱酸化による膜厚８〜２０
ｎｍ程度のゲート酸化膜４を形成する。全面に膜厚２０
０ｎｍ程度のＮ+型の多結晶シリコン膜を形成し、多結
晶シリコンをパターンニングする。そして、Ｐ型シリコ
ン基板１のメモリセル形成領域上に、ワード線を兼ねた
第１のゲート電極５Ａを形成する。
【００４１】Ｐ型シリコン基板１表面のメモリセル形成
領域の素子形成領域において、Ｎウェル２を覆うフォト
レジスト膜（図示せず）をマスクとして、ゲート電極５
Ａおよびフィールド酸化膜３に自己整合的に、４０Ｋｅ
Ｖ，１ｘ１０13〜５Ｘ１０13ｃｍ-2程度のリン等のイオ
ン注入等を行ない、ソース・ドレイン領域となるＮ-型
拡散層６Ａ，６Ｂを形成する。
領域の素子形成領域において、Ｎウェル２を覆うフォト
レジスト膜（図示せず）をマスクとして、ゲート電極５
Ａおよびフィールド酸化膜３に自己整合的に、４０Ｋｅ
Ｖ，１ｘ１０13〜５Ｘ１０13ｃｍ-2程度のリン等のイオ
ン注入等を行ない、ソース・ドレイン領域となるＮ-型
拡散層６Ａ，６Ｂを形成する。
【００４２】一方、Ｐ型シリコン基板１の周辺回路形成
領域の素子形成領域において、Ｐ型シリコン基板表面１
およびＮウェル２表面のゲート酸化膜４上、第２のゲー
ト電極５Ｂを形成する。さらに、Ｐ型シリコン基板１表
面の素子形成領域には、第２のゲート電極５Ｂおよびフ
ィールド酸化膜３に自己整合的に、５０ＫｅＶ，３Ｘ１
０15ｃｍ-2程度のリン（Ｐ）または砒素（Ａｓ）等のイ
オン注入等を行ない、Ｎ+型ソース・ドレイン領域７を
形成する。
領域の素子形成領域において、Ｐ型シリコン基板表面１
およびＮウェル２表面のゲート酸化膜４上、第２のゲー
ト電極５Ｂを形成する。さらに、Ｐ型シリコン基板１表
面の素子形成領域には、第２のゲート電極５Ｂおよびフ
ィールド酸化膜３に自己整合的に、５０ＫｅＶ，３Ｘ１
０15ｃｍ-2程度のリン（Ｐ）または砒素（Ａｓ）等のイ
オン注入等を行ない、Ｎ+型ソース・ドレイン領域７を
形成する。
【００４３】また、Ｐ型シリコン基板１の周辺回路形成
領域の素子形成領域において、Ｎウェル２表面の素子形
成領域には、Ｐ型シリコン基板１表面を覆うレジスト
（図示せず）をマスクとして、第２のゲート電極５Ｂお
よびフィールド酸化膜３に自己整合的に、５０ＫｅＶ，
３Ｘ１０15ｃｍ-2程度のボロン（Ｂ）または２弗化ボロ
ン（ＢＦ２）等のイオン注入等を行ない、Ｐ+型ソース
・ドレイン領域８を形成する。
領域の素子形成領域において、Ｎウェル２表面の素子形
成領域には、Ｐ型シリコン基板１表面を覆うレジスト
（図示せず）をマスクとして、第２のゲート電極５Ｂお
よびフィールド酸化膜３に自己整合的に、５０ＫｅＶ，
３Ｘ１０15ｃｍ-2程度のボロン（Ｂ）または２弗化ボロ
ン（ＢＦ２）等のイオン注入等を行ない、Ｐ+型ソース
・ドレイン領域８を形成する。
【００４４】次に図２（ｂ）に示すように、基板全面に
酸化シリコン系の絶縁膜からなる平坦化された（第１
の）層間絶縁膜９を形成する。層間絶縁膜９がＨＴＯ膜
とＢＰＳＧ膜とからなる場合、これらの形成方法の一例
は次のようになっている。すなわち、シラン（Ｓｉ
Ｈ4）と亜酸化窒素（Ｎ2Ｏ）とを原料とした８００℃程
度でのＬＰＣＶＤにより、基板全面に膜厚１００ｎｍ程
度のＨＴＯ膜を形成する。さらに、ＴＥＯＳ（Ｓｉ（Ｏ
Ｃ2Ｈ5）4）ガスとホスフィン（ＰＨ3）ガスとトリ・メ
チル・ボレイト（Ｂ（ＯＣＨ3）3）ガスと酸素（Ｏ2）
とを原料ガスとしたＬＰＣＶＤにより、膜厚８００ｎｍ
程度のＢＰＳＧ膜を基板全面に形成する。７５０℃〜９
００℃の温度でＰＢＳＧ膜をリフローした後、化学機械
研磨法（ＣＭＰ）によりＢＰＳＧ膜表面を３００ｎｍ程
度研磨し、平坦化してこれらＨＴＯ膜およびＢＰＳＧ膜
からなる層間絶縁膜９を形成する。
酸化シリコン系の絶縁膜からなる平坦化された（第１
の）層間絶縁膜９を形成する。層間絶縁膜９がＨＴＯ膜
とＢＰＳＧ膜とからなる場合、これらの形成方法の一例
は次のようになっている。すなわち、シラン（Ｓｉ
Ｈ4）と亜酸化窒素（Ｎ2Ｏ）とを原料とした８００℃程
度でのＬＰＣＶＤにより、基板全面に膜厚１００ｎｍ程
度のＨＴＯ膜を形成する。さらに、ＴＥＯＳ（Ｓｉ（Ｏ
Ｃ2Ｈ5）4）ガスとホスフィン（ＰＨ3）ガスとトリ・メ
チル・ボレイト（Ｂ（ＯＣＨ3）3）ガスと酸素（Ｏ2）
とを原料ガスとしたＬＰＣＶＤにより、膜厚８００ｎｍ
程度のＢＰＳＧ膜を基板全面に形成する。７５０℃〜９
００℃の温度でＰＢＳＧ膜をリフローした後、化学機械
研磨法（ＣＭＰ）によりＢＰＳＧ膜表面を３００ｎｍ程
度研磨し、平坦化してこれらＨＴＯ膜およびＢＰＳＧ膜
からなる層間絶縁膜９を形成する。
【００４５】次に、フォトレジスト膜１０でメモリセル
形成領域を覆い、バファード弗酸溶液によるウェットエ
ッチングあるいはフルオロ・カーボン系のエッチングガ
スを用いた異方性エッチングにより、周辺回路形成領域
の層間絶縁膜９を膜厚３００ｎｍ程度エッチングし３０
０ｎｍ程度の段差を形成する。
形成領域を覆い、バファード弗酸溶液によるウェットエ
ッチングあるいはフルオロ・カーボン系のエッチングガ
スを用いた異方性エッチングにより、周辺回路形成領域
の層間絶縁膜９を膜厚３００ｎｍ程度エッチングし３０
０ｎｍ程度の段差を形成する。
【００４６】次に図２（ｃ）に示すように、フォトレジ
スト膜１０を除去後、基板全面にＬＰＣＶＤによりシリ
コン窒化膜１１を膜厚１００ｎｍ程度形成する。
スト膜１０を除去後、基板全面にＬＰＣＶＤによりシリ
コン窒化膜１１を膜厚１００ｎｍ程度形成する。
【００４７】次に、図３（ａ）に示すように、基板全面
に（第２の）層間絶縁膜１２を形成する。層間絶縁膜１
２がＢＰＳＧ膜からなる場合、これの形成方法は、上記
層間絶縁膜９と同様に、膜厚５００ｎｍ程度のＢＰＳＧ
膜を基板全面に形成し、リフローした後、ＣＭＰにより
表面を３００ｎｍ程度研磨し、平坦化する。
に（第２の）層間絶縁膜１２を形成する。層間絶縁膜１
２がＢＰＳＧ膜からなる場合、これの形成方法は、上記
層間絶縁膜９と同様に、膜厚５００ｎｍ程度のＢＰＳＧ
膜を基板全面に形成し、リフローした後、ＣＭＰにより
表面を３００ｎｍ程度研磨し、平坦化する。
【００４８】次に図３（ｂ）に示すように、ビット線お
よび信号配線のパターンを有するフォトレジスト膜１３
をマスクとして層間絶縁膜１２をシリコン窒化膜に対す
る高いエッチング選択比（１８程度）が取れるフルオロ
・カーボン系の異方性エッチングをしてシリコン窒化膜
１１を露出させ、層間絶縁膜１２に溝状のパターンを形
成する。このとき、溝の深さは、第２の層間絶縁膜１２
の膜厚で決まり、ビット線形成領域では、２００ｎｍ，
信号配線形成領域では５００ｎｍ程度になる。このよう
な異方性エッチング条件としては、例えばパワー６００
Ｗ，圧力８ＰａのもとでＣＨＦ3ガスとＣＯガスとをエ
ッチングガスとして行われるマグネトロン型反応性イオ
ンエッチング（マグネトロンＲＩＥ）がある。これらエ
ッチングガスの流量比は、例えばＣＨＦ3／ＣＯ＝２０
ｓｃｃｍ／８０ｓｃｃｍである。また、磁場は４００ガ
ウスである。
よび信号配線のパターンを有するフォトレジスト膜１３
をマスクとして層間絶縁膜１２をシリコン窒化膜に対す
る高いエッチング選択比（１８程度）が取れるフルオロ
・カーボン系の異方性エッチングをしてシリコン窒化膜
１１を露出させ、層間絶縁膜１２に溝状のパターンを形
成する。このとき、溝の深さは、第２の層間絶縁膜１２
の膜厚で決まり、ビット線形成領域では、２００ｎｍ，
信号配線形成領域では５００ｎｍ程度になる。このよう
な異方性エッチング条件としては、例えばパワー６００
Ｗ，圧力８ＰａのもとでＣＨＦ3ガスとＣＯガスとをエ
ッチングガスとして行われるマグネトロン型反応性イオ
ンエッチング（マグネトロンＲＩＥ）がある。これらエ
ッチングガスの流量比は、例えばＣＨＦ3／ＣＯ＝２０
ｓｃｃｍ／８０ｓｃｃｍである。また、磁場は４００ガ
ウスである。
【００４９】次に図３（ｃ）に示すように、フォトレジ
スト膜１３を除去した後、コンタクトパターンを有する
フォトレジスト膜１４をマスクにした異方性エッチング
等により、メモリセル形成領域のＮ 型ソース領域６Ａ
および周辺回路形成領域のＮ+型ソース・ドレイン領域
７に達するコンタクト孔１５を形成する。
スト膜１３を除去した後、コンタクトパターンを有する
フォトレジスト膜１４をマスクにした異方性エッチング
等により、メモリセル形成領域のＮ 型ソース領域６Ａ
および周辺回路形成領域のＮ+型ソース・ドレイン領域
７に達するコンタクト孔１５を形成する。
【００５０】その後、図４（ａ）に示すように、基板全
面に膜厚８００ｎｍ程度のタングステン・シリサイド
（ＷＳｉ）膜をＬＰＣＶＤ法あるいはスパッタ法にて形
成する。あるいは、膜厚７００ｎｍ程度のタングステン
シリサイド膜をＬＰＣＶＤによる膜厚１００ｎｍ程度の
Ｎ+型多結晶シリコン膜上に形成した複合膜であるタン
グステン・ポリサイド（ＷＳｉ／ｐｏｌｙ−Ｓｉ）を堆
積し、化学的機械研磨（ＣＭＰ）法にて研磨し、溝内に
導電体膜としてのタングステン・ポリサイド（ＷＳｉ／
ｐｏｌｙ−Ｓｉ）を埋込み、該導電体膜の表面を平坦に
し、メモリセル形成領域にビット線１６Ａおよび周辺回
路形成領域に信号配線１６Ｂをそれぞれ形成する。
面に膜厚８００ｎｍ程度のタングステン・シリサイド
（ＷＳｉ）膜をＬＰＣＶＤ法あるいはスパッタ法にて形
成する。あるいは、膜厚７００ｎｍ程度のタングステン
シリサイド膜をＬＰＣＶＤによる膜厚１００ｎｍ程度の
Ｎ+型多結晶シリコン膜上に形成した複合膜であるタン
グステン・ポリサイド（ＷＳｉ／ｐｏｌｙ−Ｓｉ）を堆
積し、化学的機械研磨（ＣＭＰ）法にて研磨し、溝内に
導電体膜としてのタングステン・ポリサイド（ＷＳｉ／
ｐｏｌｙ−Ｓｉ）を埋込み、該導電体膜の表面を平坦に
し、メモリセル形成領域にビット線１６Ａおよび周辺回
路形成領域に信号配線１６Ｂをそれぞれ形成する。
【００５１】その後、図４（ｂ）に示すように、基板全
面に酸化シリコン系の絶縁膜からなる平坦化された層間
絶縁膜１７を形成し、フォトレジスト膜（図示せず）を
マスクとして層間絶縁膜１７を異方性エッチングしてＮ
-型ドレイン領域６Ｂに達するノード・コンタクト孔１
８を形成する。
面に酸化シリコン系の絶縁膜からなる平坦化された層間
絶縁膜１７を形成し、フォトレジスト膜（図示せず）を
マスクとして層間絶縁膜１７を異方性エッチングしてＮ
-型ドレイン領域６Ｂに達するノード・コンタクト孔１
８を形成する。
【００５２】次に、基板全面に膜厚７００ｎｍ程度のＮ
+型の多結晶シリコン膜を形成し、この多結晶シリコン
膜をパターンニングしてストレージ・ノード電極１９を
形成する。洗浄およびバファード弗酸液等によりストレ
ージノード電極１９表面の自然酸化膜を除去した後に、
基板全面に厚膜７ｎｍ程度のシリコン窒化膜（図に明示
せず）を形成し、８００℃程度でのスチーム酸化を行っ
て容量絶縁膜２０を形成する。
+型の多結晶シリコン膜を形成し、この多結晶シリコン
膜をパターンニングしてストレージ・ノード電極１９を
形成する。洗浄およびバファード弗酸液等によりストレ
ージノード電極１９表面の自然酸化膜を除去した後に、
基板全面に厚膜７ｎｍ程度のシリコン窒化膜（図に明示
せず）を形成し、８００℃程度でのスチーム酸化を行っ
て容量絶縁膜２０を形成する。
【００５３】次に基板全面に膜厚１５０ｎｍ程度のＮ+
型の多結晶シリコン膜（図に明示せず）を形成し、少な
くとも周辺回路が形成される領域の多結晶シリコンおよ
び容量絶縁膜２０を順次エッチングし、メモリセル形成
領域に多結晶シリコン膜からなるセルプレート電極２１
と容量絶縁膜１９とを残置形成する。
型の多結晶シリコン膜（図に明示せず）を形成し、少な
くとも周辺回路が形成される領域の多結晶シリコンおよ
び容量絶縁膜２０を順次エッチングし、メモリセル形成
領域に多結晶シリコン膜からなるセルプレート電極２１
と容量絶縁膜１９とを残置形成する。
【００５４】その後は、公知の製造方法により、層間絶
縁膜，コンタクト孔，上部金属配線，表面保護膜等を形
成し、半導体記憶装置を完成させる（図に明示せず）。
縁膜，コンタクト孔，上部金属配線，表面保護膜等を形
成し、半導体記憶装置を完成させる（図に明示せず）。
【００５５】なお、ビット線１６Ａおよび信号配線１６
Ｂを構成する導電体材料として高融点金属あるいは金属
材料を用いても良い。この場合、容量素子を形成する工
程のプロセス温度を少なくとも配線材料の融点以下にし
なければならない。
Ｂを構成する導電体材料として高融点金属あるいは金属
材料を用いても良い。この場合、容量素子を形成する工
程のプロセス温度を少なくとも配線材料の融点以下にし
なければならない。
【００５６】以下に、ビット線および信号配線の形成以
後の製造方法を説明する。まず、Ｎ-型ソース・ドレイ
ン領域６ＡとＮ+型ソース・ドレイン領域およびＰ+型ソ
ース・ドレイン領域に達するコンタクト孔１５を開口
後、基板全面にスパッタもしくはＣＶＤにて膜厚６０ｎ
ｍ程度のチタン（Ｔｉ）膜（図示せず）を堆積し、続い
てスパッタもしくはＣＶＤにて膜厚１００ｎｍ程度の窒
化チタン（ＴｉＮ）膜（図示せず）を堆積し、さらにス
パッタもしくはＣＶＤにて膜厚５００〜１０００ｎｍ程
度のアルミ（Ａｌ）または銅（Ｃｕ）膜（図示せず）を
堆積後、化学的機械研磨（ＣＭＰ）法にて研磨して、溝
内に上記導電体膜を埋め込み、導電体膜表面を平坦に
し、メモリセル形成領域にビット線１６Ａおよび周辺回
路形成領域に信号配線１６Ｂを形成する。
後の製造方法を説明する。まず、Ｎ-型ソース・ドレイ
ン領域６ＡとＮ+型ソース・ドレイン領域およびＰ+型ソ
ース・ドレイン領域に達するコンタクト孔１５を開口
後、基板全面にスパッタもしくはＣＶＤにて膜厚６０ｎ
ｍ程度のチタン（Ｔｉ）膜（図示せず）を堆積し、続い
てスパッタもしくはＣＶＤにて膜厚１００ｎｍ程度の窒
化チタン（ＴｉＮ）膜（図示せず）を堆積し、さらにス
パッタもしくはＣＶＤにて膜厚５００〜１０００ｎｍ程
度のアルミ（Ａｌ）または銅（Ｃｕ）膜（図示せず）を
堆積後、化学的機械研磨（ＣＭＰ）法にて研磨して、溝
内に上記導電体膜を埋め込み、導電体膜表面を平坦に
し、メモリセル形成領域にビット線１６Ａおよび周辺回
路形成領域に信号配線１６Ｂを形成する。
【００５７】その後、基板全面に酸化シリコン系の絶縁
膜からなる平坦化された層間絶縁膜１７を形成し、フォ
トレジスト膜（図示せず）をマスクとして層間絶縁膜１
７を異方性エッチングして、Ｎ-型ドレイン領域６Ｂに
達するノード・コンタクト孔１８を形成する。次に、基
板全面にＣＶＤまたはスパッタによる膜厚６０ｎｍのチ
タン（Ｔｉ）膜と同様に膜厚１００ｎｍの窒化チタン
（ＴｉＮ）膜を堆積後、ＬＰＣＶＤによる膜厚７００ｎ
ｍ程度のタングステン膜を形成し、このタングステン膜
をパターンニングしてストレージ・ノード電極１９を形
成する。その後、ＣＶＤにより基板全面に膜厚８ｎｍ程
度のＴａ2Ｏ5膜（図に明示せず）を形成し、１００〜４
００℃程度での酸素プラズマアニール処理を行って容量
絶縁膜２０を形成する。次に基板全面にＣＶＤあるいは
スパッタによる膜厚１５０ｎｍ程度の窒化チタン（Ｔｉ
Ｎ）膜（図に明示せず）を形成し、少なくとも周辺回路
が形成される領域の窒化チタン（ＴｉＮ）膜および容量
絶縁膜２０を順次エッチングし、メモリセル形成領域に
窒化チタン膜からなるセルプレート電極２１と容量絶縁
膜１９とを残置形成する（図４（ｂ））。
膜からなる平坦化された層間絶縁膜１７を形成し、フォ
トレジスト膜（図示せず）をマスクとして層間絶縁膜１
７を異方性エッチングして、Ｎ-型ドレイン領域６Ｂに
達するノード・コンタクト孔１８を形成する。次に、基
板全面にＣＶＤまたはスパッタによる膜厚６０ｎｍのチ
タン（Ｔｉ）膜と同様に膜厚１００ｎｍの窒化チタン
（ＴｉＮ）膜を堆積後、ＬＰＣＶＤによる膜厚７００ｎ
ｍ程度のタングステン膜を形成し、このタングステン膜
をパターンニングしてストレージ・ノード電極１９を形
成する。その後、ＣＶＤにより基板全面に膜厚８ｎｍ程
度のＴａ2Ｏ5膜（図に明示せず）を形成し、１００〜４
００℃程度での酸素プラズマアニール処理を行って容量
絶縁膜２０を形成する。次に基板全面にＣＶＤあるいは
スパッタによる膜厚１５０ｎｍ程度の窒化チタン（Ｔｉ
Ｎ）膜（図に明示せず）を形成し、少なくとも周辺回路
が形成される領域の窒化チタン（ＴｉＮ）膜および容量
絶縁膜２０を順次エッチングし、メモリセル形成領域に
窒化チタン膜からなるセルプレート電極２１と容量絶縁
膜１９とを残置形成する（図４（ｂ））。
【００５８】その後は、公知の製造方法により、層間絶
縁膜，コンタクト孔，上部金属配線，表面保護膜等を形
成し、半導体記憶装置を完成させる（図に明示せず）。
縁膜，コンタクト孔，上部金属配線，表面保護膜等を形
成し、半導体記憶装置を完成させる（図に明示せず）。
【００５９】図１〜図４を参照して説明したように、実
施形態１では、メモリセル形成領域のビット線１６Ａと
周辺回路形成領域の信号配線１６Ｂの膜厚をそれぞれ所
望の異なる膜厚に設定することができるため、ビット線
１６Ａの膜厚を２００ｎｍ程度に薄く、信号配線１６Ｂ
の膜厚を５００ｎｍ程度に形成することができ、ビット
線１６Ａの容量の低減と信号配線１６Ｂの寄生抵抗の低
減を両立させることができるという効果がある。
施形態１では、メモリセル形成領域のビット線１６Ａと
周辺回路形成領域の信号配線１６Ｂの膜厚をそれぞれ所
望の異なる膜厚に設定することができるため、ビット線
１６Ａの膜厚を２００ｎｍ程度に薄く、信号配線１６Ｂ
の膜厚を５００ｎｍ程度に形成することができ、ビット
線１６Ａの容量の低減と信号配線１６Ｂの寄生抵抗の低
減を両立させることができるという効果がある。
【００６０】さらに、実施形態１によれば、ビット線１
６Ａの膜厚と信号配線１６Ｂの膜厚が異なるとしても、
その表面をＣＭＰを用いて平坦にしているために、後工
程の容量素子を形成するフォトリソグラフィ工程での焦
点深度の余裕度が大きく取れ、製造マージンを広げるこ
とができる。
６Ａの膜厚と信号配線１６Ｂの膜厚が異なるとしても、
その表面をＣＭＰを用いて平坦にしているために、後工
程の容量素子を形成するフォトリソグラフィ工程での焦
点深度の余裕度が大きく取れ、製造マージンを広げるこ
とができる。
【００６１】（実施形態２）図７は、本発明の実施形態
２に係るスタック型の容量素子を有するＤＲＡＭのメモ
リセル領域と周辺回路領域を示す断面図である。
２に係るスタック型の容量素子を有するＤＲＡＭのメモ
リセル領域と周辺回路領域を示す断面図である。
【００６２】図７に示す本発明の実施形態２において、
メモリセルを構成するスタック型容量素子は、ストレー
ジノード電極１９と、容量絶縁膜２０と、セルプレート
電極２１とからなり、Ｐ型シリコン基板１のメモリセル
形成領域に形成されている点は、実施形態１と同様であ
るが、本発明の実施形態２は、実施形態１では容量素子
をビット線１６Ａの上方に位置させて設けたのに対し
て、容量素子をビット線１６Ａの下方に位置させて設け
た点で相違する。
メモリセルを構成するスタック型容量素子は、ストレー
ジノード電極１９と、容量絶縁膜２０と、セルプレート
電極２１とからなり、Ｐ型シリコン基板１のメモリセル
形成領域に形成されている点は、実施形態１と同様であ
るが、本発明の実施形態２は、実施形態１では容量素子
をビット線１６Ａの上方に位置させて設けたのに対し
て、容量素子をビット線１６Ａの下方に位置させて設け
た点で相違する。
【００６３】メモリセルを構成する第１のＮチャネル型
ＭＯＳトランジスタは、ゲート酸化膜４を介してＰ型シ
リコン基板１のメモリセル形成領域上にワード線を兼ね
て形成された第１のゲート電極５Ａと、Ｐ型シリコン基
板のメモリセル形成領域上に設けられたＮ-型ソース領
域６Ａ並びにＮ-型ドレイン領域６Ｂとからなる。
ＭＯＳトランジスタは、ゲート酸化膜４を介してＰ型シ
リコン基板１のメモリセル形成領域上にワード線を兼ね
て形成された第１のゲート電極５Ａと、Ｐ型シリコン基
板のメモリセル形成領域上に設けられたＮ-型ソース領
域６Ａ並びにＮ-型ドレイン領域６Ｂとからなる。
【００６４】Ｎ-型ソース領域６Ａには、例えば膜厚２
００ｎｍ程度のタングステン・シリサイド（ＷＳｉ）膜
あるいはタングステン・ポリサイド（ＷＳｉ／ｐｏｌｙ
−Ｓｉ）膜からなるビット線１６Ａが接続され、Ｎ-型
ドレイン領域６Ｂには、膜厚７００ｎｍ程度のＮ+型の
多結晶シリコン膜からなるストレージノード電極１９が
接続されている。ビット線１６Ａの線幅は０．３５μｍ
程度であり、ビット線１６Ａ相互の間隔は０．３５μｍ
程度である。
００ｎｍ程度のタングステン・シリサイド（ＷＳｉ）膜
あるいはタングステン・ポリサイド（ＷＳｉ／ｐｏｌｙ
−Ｓｉ）膜からなるビット線１６Ａが接続され、Ｎ-型
ドレイン領域６Ｂには、膜厚７００ｎｍ程度のＮ+型の
多結晶シリコン膜からなるストレージノード電極１９が
接続されている。ビット線１６Ａの線幅は０．３５μｍ
程度であり、ビット線１６Ａ相互の間隔は０．３５μｍ
程度である。
【００６５】周辺回路形成領域のＣＭＯＳトランジスタ
を構成する第２のＮチャネル型ＭＯＳトランジスタは、
ゲート酸化膜４を介してＰ型シリコン基板１上に設けら
れた第２のゲート電極５Ｂと、Ｐ型シリコン基板１表面
に設けられたＮ+型ソース・ドレイン領域７とからな
る。
を構成する第２のＮチャネル型ＭＯＳトランジスタは、
ゲート酸化膜４を介してＰ型シリコン基板１上に設けら
れた第２のゲート電極５Ｂと、Ｐ型シリコン基板１表面
に設けられたＮ+型ソース・ドレイン領域７とからな
る。
【００６６】周辺回路領域のＣＭＯＳトランジスタを構
成する第２のＰチャネル型ＭＯＳトランジスタは、Ｐ型
シリコン基板１表面に形成されたＮウェル２上にゲート
酸化膜４を介して設けられた第２のゲート電極５Ｂと、
Ｎウェル２表面に設けられた第２のＰ+型ソース・ドレ
イン領域８とからなる。
成する第２のＰチャネル型ＭＯＳトランジスタは、Ｐ型
シリコン基板１表面に形成されたＮウェル２上にゲート
酸化膜４を介して設けられた第２のゲート電極５Ｂと、
Ｎウェル２表面に設けられた第２のＰ+型ソース・ドレ
イン領域８とからなる。
【００６７】第２のＮチャネル型ＭＯＳトランジスタの
Ｎ+型ソース・ドレイン領域７および第２のＰチャネル
型ＭＯＳトランジスタのＰ+型ソース・ドレイン領域８
には、例えばタングステン（Ｗ）膜と窒化チタン（Ｔｉ
Ｎ）膜およびチタン（Ｔｉ）膜の複合膜等の高融点金属
膜もしくはアルミ（Ａｌ）膜や銅（Ｃｕ）膜などの金属
膜と窒化チタン（ＴｉＮ）膜およびチタン（Ｔｉ）膜と
の複合膜とからなる信号配線１６Ｂが接続されている。
Ｎ+型ソース・ドレイン領域７および第２のＰチャネル
型ＭＯＳトランジスタのＰ+型ソース・ドレイン領域８
には、例えばタングステン（Ｗ）膜と窒化チタン（Ｔｉ
Ｎ）膜およびチタン（Ｔｉ）膜の複合膜等の高融点金属
膜もしくはアルミ（Ａｌ）膜や銅（Ｃｕ）膜などの金属
膜と窒化チタン（ＴｉＮ）膜およびチタン（Ｔｉ）膜と
の複合膜とからなる信号配線１６Ｂが接続されている。
【００６８】この場合、実施形態１と同様に周辺回路領
域の信号配線において、Ｎ+型ソース・ドレイン領域中
のリン（Ｐ）などの不純物とＰ+型ソース・ドレイン領
域中のボロン（Ｂ）などの不純物同士が相互拡散してコ
ンタクト抵抗が上昇することを、窒化チタン（ＴｉＮ）
などのバリアメタルを挾むことにより抑制することがで
きる。
域の信号配線において、Ｎ+型ソース・ドレイン領域中
のリン（Ｐ）などの不純物とＰ+型ソース・ドレイン領
域中のボロン（Ｂ）などの不純物同士が相互拡散してコ
ンタクト抵抗が上昇することを、窒化チタン（ＴｉＮ）
などのバリアメタルを挾むことにより抑制することがで
きる。
【００６９】また、実施形態１と同様にして第２のＮチ
ャネル型ＭＯＳトランジスタのＮ+型ソース・ドレイン
領域７にのみ、例えば膜厚５００ｎｍ程度のテングステ
ン・シリサイド（ＷＳｉ）膜もしくはタングステン・ポ
リサイド（ＷＳｉ／ｐｏｌｙ−Ｓｉ）膜からなる信号配
線１６Ｂを接続してもよい。
ャネル型ＭＯＳトランジスタのＮ+型ソース・ドレイン
領域７にのみ、例えば膜厚５００ｎｍ程度のテングステ
ン・シリサイド（ＷＳｉ）膜もしくはタングステン・ポ
リサイド（ＷＳｉ／ｐｏｌｙ−Ｓｉ）膜からなる信号配
線１６Ｂを接続してもよい。
【００７０】次に、図７に示す本発明の実施形態２に係
る半導体記憶装置の製造方法を、図５，図６および図７
を参照して説明する。
る半導体記憶装置の製造方法を、図５，図６および図７
を参照して説明する。
【００７１】まず、図５（ａ）に示すように、Ｐ型シリ
コン基板１の所要の領域に、Ｎウェル２を形成する。実
施形態１と同様の方法によりＰ型シリコン基板１および
Ｎウェル２表面の素子分離領域には、フィールド絶縁膜
としてＬＯＣＯＳ型の膜厚３００ｎｍ程度のフィールド
酸化膜３を形成する。
コン基板１の所要の領域に、Ｎウェル２を形成する。実
施形態１と同様の方法によりＰ型シリコン基板１および
Ｎウェル２表面の素子分離領域には、フィールド絶縁膜
としてＬＯＣＯＳ型の膜厚３００ｎｍ程度のフィールド
酸化膜３を形成する。
【００７２】Ｐ型シリコン基板１およびＮウェル２の表
面の素子分離領域には、ゲート絶縁膜として熱酸化によ
る膜厚８〜２０ｎｍ程度のゲート酸化膜４を形成する。
次に基板全面に膜厚２００ｎｍ程度のＮ+型の多結晶シ
リコン膜（図に明示せず）を形成し、この多結晶シリコ
ンをパターンニングする。そして、Ｐ型シリコン基板１
のメモリセル形成領域上に、ワード線を兼ねた第１のゲ
ート電極５Ａを形成する。
面の素子分離領域には、ゲート絶縁膜として熱酸化によ
る膜厚８〜２０ｎｍ程度のゲート酸化膜４を形成する。
次に基板全面に膜厚２００ｎｍ程度のＮ+型の多結晶シ
リコン膜（図に明示せず）を形成し、この多結晶シリコ
ンをパターンニングする。そして、Ｐ型シリコン基板１
のメモリセル形成領域上に、ワード線を兼ねた第１のゲ
ート電極５Ａを形成する。
【００７３】さらに、Ｐ型シリコン基板１のメモリセル
形成領域の素子形成領域には、Ｎウェル２を覆うフォト
レジスト膜（図示せず）をマスクとして、ゲート電極５
Ａおよびフィールド酸化膜３に自己整合的に、４０Ｋｅ
Ｖ，１ｘ１０13〜５Ｘ１０13ｃｍ-2程度のリン等のイオ
ン注入等を行ない、ソース・ドレイン領域となるＮ-型
拡散層６Ａ，６Ｂを形成する。
形成領域の素子形成領域には、Ｎウェル２を覆うフォト
レジスト膜（図示せず）をマスクとして、ゲート電極５
Ａおよびフィールド酸化膜３に自己整合的に、４０Ｋｅ
Ｖ，１ｘ１０13〜５Ｘ１０13ｃｍ-2程度のリン等のイオ
ン注入等を行ない、ソース・ドレイン領域となるＮ-型
拡散層６Ａ，６Ｂを形成する。
【００７４】一方、周辺回路形成領域におけるＰ型シリ
コン基板表面およびＮウェル２表面の素子形成領域に
は、第２のゲート電極５Ｂをゲート酸化膜４上に形成す
る。さらに、Ｐ型シリコン基板１の周辺回路形成領域の
素子形成領域には、第２のゲート電極５Ｂおよびフィー
ルド酸化膜３に自己整合的に、５０ＫｅＶ，３Ｘ１０15
ｃｍ-2程度のリン（Ｐ）または砒素（Ａｓ）等のイオン
注入等を行ない、Ｎ+ソース・ドレイン領域となるＮ+型
拡散層７を形成する。また、Ｎウェル２表面の素子形成
領域には、Ｐ型シリコン基板１表面を覆うレジスト（図
示せず）をマスクとして、第２のゲート電極５Ｂおよび
フィールド酸化膜３に自己整合的に、５０ＫｅＶ，３Ｘ
１０15ｃｍ-2程度のボロン（Ｂ）または２弗化ボロン
（ＢＦ２）等のイオン注入等を行ない、Ｐ+型ソース・
ドレイン領域８を形成する。
コン基板表面およびＮウェル２表面の素子形成領域に
は、第２のゲート電極５Ｂをゲート酸化膜４上に形成す
る。さらに、Ｐ型シリコン基板１の周辺回路形成領域の
素子形成領域には、第２のゲート電極５Ｂおよびフィー
ルド酸化膜３に自己整合的に、５０ＫｅＶ，３Ｘ１０15
ｃｍ-2程度のリン（Ｐ）または砒素（Ａｓ）等のイオン
注入等を行ない、Ｎ+ソース・ドレイン領域となるＮ+型
拡散層７を形成する。また、Ｎウェル２表面の素子形成
領域には、Ｐ型シリコン基板１表面を覆うレジスト（図
示せず）をマスクとして、第２のゲート電極５Ｂおよび
フィールド酸化膜３に自己整合的に、５０ＫｅＶ，３Ｘ
１０15ｃｍ-2程度のボロン（Ｂ）または２弗化ボロン
（ＢＦ２）等のイオン注入等を行ない、Ｐ+型ソース・
ドレイン領域８を形成する。
【００７５】次に図５（ｂ）に示すように、基板全面に
酸化シリコン系の絶縁膜からなる平坦化された（第１
の）層間絶縁膜９を形成する。層間絶縁膜９がＨＴＯ膜
とＢＰＳＧ膜とからなる場合、これらの形成方法の一例
は、次のようになっている。すなわち、シラン（ＳｉＨ
4）と亜酸化窒素（Ｎ2Ｏ）とを原料とした８００℃程度
でのＬＰＣＶＤにより、基板全面に膜厚１００ｎｍ程度
のＨＴＯ膜を形成する。さらに、ＴＥＯＳ（Ｓｉ（ＯＣ
2Ｈ5）4）ガスとホスフィン（ＰＨ3）ガスとトリ・メチ
ル・ボレイト（Ｂ（ＯＣＨ3）3）ガスと酸素（Ｏ2）と
を原料ガスとしたＬＰＣＶＤにより、膜厚６００ｎｍ程
度のＢＰＳＧ膜を基板全面に形成する。７５０℃〜９０
０℃の温度でＰＢＳＧ膜をリフローした後、化学機械研
磨法（ＣＭＰ）によりＢＰＳＧ膜表面を３００ｎｍ程度
研磨して平坦化し、これらＨＴＯ膜およびＢＰＳＧ膜か
らなる層間絶縁膜９を形成する。
酸化シリコン系の絶縁膜からなる平坦化された（第１
の）層間絶縁膜９を形成する。層間絶縁膜９がＨＴＯ膜
とＢＰＳＧ膜とからなる場合、これらの形成方法の一例
は、次のようになっている。すなわち、シラン（ＳｉＨ
4）と亜酸化窒素（Ｎ2Ｏ）とを原料とした８００℃程度
でのＬＰＣＶＤにより、基板全面に膜厚１００ｎｍ程度
のＨＴＯ膜を形成する。さらに、ＴＥＯＳ（Ｓｉ（ＯＣ
2Ｈ5）4）ガスとホスフィン（ＰＨ3）ガスとトリ・メチ
ル・ボレイト（Ｂ（ＯＣＨ3）3）ガスと酸素（Ｏ2）と
を原料ガスとしたＬＰＣＶＤにより、膜厚６００ｎｍ程
度のＢＰＳＧ膜を基板全面に形成する。７５０℃〜９０
０℃の温度でＰＢＳＧ膜をリフローした後、化学機械研
磨法（ＣＭＰ）によりＢＰＳＧ膜表面を３００ｎｍ程度
研磨して平坦化し、これらＨＴＯ膜およびＢＰＳＧ膜か
らなる層間絶縁膜９を形成する。
【００７６】次に、フォトレジスト膜（図示せず）をマ
スクとして、層間絶縁膜９を異方性エッチングしてＮ-
型ドレイン領域６Ｂに達するノード・コンタクト孔１８
を形成する。次に、基板全面に膜厚７００ｎｍ程度のＮ
+型の多結晶シリコン膜を形成し、この多結晶シリコン
膜をパターンニングしてストレージ・ノード電極１９を
形成する。洗浄およびバファード弗酸液等によりストレ
ージノード電極１９表面の自然酸化膜を除去した後に、
基板全面に厚膜７ｎｍ程度のシリコン窒化膜（図に明示
せず）を形成し、８００℃程度でのスチーム酸化を行い
容量絶縁膜２０を形成する。基板全面に膜厚１５０ｎｍ
程度のＮ+型の多結晶シリコン膜を形成し、少なくとも
周辺回路形成領域の多結晶シリコンおよび容量絶縁膜２
０を順次エッチングし、メモリセル形成領域に、多結晶
シリコン膜からなるセルプレート電極２１と容量絶縁膜
１９とを残置形成する。
スクとして、層間絶縁膜９を異方性エッチングしてＮ-
型ドレイン領域６Ｂに達するノード・コンタクト孔１８
を形成する。次に、基板全面に膜厚７００ｎｍ程度のＮ
+型の多結晶シリコン膜を形成し、この多結晶シリコン
膜をパターンニングしてストレージ・ノード電極１９を
形成する。洗浄およびバファード弗酸液等によりストレ
ージノード電極１９表面の自然酸化膜を除去した後に、
基板全面に厚膜７ｎｍ程度のシリコン窒化膜（図に明示
せず）を形成し、８００℃程度でのスチーム酸化を行い
容量絶縁膜２０を形成する。基板全面に膜厚１５０ｎｍ
程度のＮ+型の多結晶シリコン膜を形成し、少なくとも
周辺回路形成領域の多結晶シリコンおよび容量絶縁膜２
０を順次エッチングし、メモリセル形成領域に、多結晶
シリコン膜からなるセルプレート電極２１と容量絶縁膜
１９とを残置形成する。
【００７７】次に図５（ｃ）に示すように、フォトレジ
スト膜１０を除去した後、基板全面にＬＰＣＶＤにより
シリコン窒化膜１１を膜厚１００ｎｍ程度形成する。次
に基板全面に（第３の）層間絶縁膜１７を形成する。層
間絶縁膜１７がＢＰＳＧ膜からなる場合、これの形成方
法は、上記層間絶縁膜９と同様に、膜厚５００ｎｍ程度
のＢＰＳＧ膜を基板全面に形成し、リフローした後ＣＭ
Ｐにより３００ｎｍ程度研磨し、表面を平坦化する。
スト膜１０を除去した後、基板全面にＬＰＣＶＤにより
シリコン窒化膜１１を膜厚１００ｎｍ程度形成する。次
に基板全面に（第３の）層間絶縁膜１７を形成する。層
間絶縁膜１７がＢＰＳＧ膜からなる場合、これの形成方
法は、上記層間絶縁膜９と同様に、膜厚５００ｎｍ程度
のＢＰＳＧ膜を基板全面に形成し、リフローした後ＣＭ
Ｐにより３００ｎｍ程度研磨し、表面を平坦化する。
【００７８】次に図６（ｂ）に示すように、実施形態１
と同様に、ビット線および信号配線のパターンを有する
フォトレジスト膜１３をマスクとして、層間絶縁膜１２
をシリコン窒化膜に対する高いエッチング選択比（１８
程度）が取れるフルオロ・カーボン系の異方性エッチン
グをして、シリコン窒化膜１１を露出させ、層間絶縁膜
１２に溝状のパターンを形成する。
と同様に、ビット線および信号配線のパターンを有する
フォトレジスト膜１３をマスクとして、層間絶縁膜１２
をシリコン窒化膜に対する高いエッチング選択比（１８
程度）が取れるフルオロ・カーボン系の異方性エッチン
グをして、シリコン窒化膜１１を露出させ、層間絶縁膜
１２に溝状のパターンを形成する。
【００７９】次に図６（ｃ）に示すように、フォトレジ
スト膜１３を除去した後、コンタクトパターンを有する
フォトレジスト膜１４マスクとした異方性エッチング等
により、メモリセル形成領域のＮ-型ソース領域６Ａと
周辺回路形成領域のＮ+型ソース・ドレイン領域７およ
びＰ+型ソース・ドレイン領域に達するコンタクト孔１
５を形成する。
スト膜１３を除去した後、コンタクトパターンを有する
フォトレジスト膜１４マスクとした異方性エッチング等
により、メモリセル形成領域のＮ-型ソース領域６Ａと
周辺回路形成領域のＮ+型ソース・ドレイン領域７およ
びＰ+型ソース・ドレイン領域に達するコンタクト孔１
５を形成する。
【００８０】その後図７に示すように、基板全面にスパ
ッタもしくはＣＶＤにて膜厚６０ｎｍ程度のチタン（Ｔ
ｉ）膜（図示せず）を堆積し、続いてスパッタもしくは
ＣＶＤにて膜厚１００ｎｍ程度の窒化チタン（ＴｉＮ）
膜（図示せず）を堆積し、さらにスパッタもしくはＣＶ
Ｄにて膜厚５００〜１０００ｎｍ程度のアルミ（Ａｌ）
または銅（Ｃｕ）膜（図示せず）を堆積した後、化学的
機械研磨（ＣＭＰ）法にて研磨し、溝内に上記導電体膜
を埋め込み、該導電体膜の表面を平坦にし、メモリセル
形成領域にビット線１６Ａおよび周辺回路形成領域に信
号配線１６Ｂをそれぞれ形成する。
ッタもしくはＣＶＤにて膜厚６０ｎｍ程度のチタン（Ｔ
ｉ）膜（図示せず）を堆積し、続いてスパッタもしくは
ＣＶＤにて膜厚１００ｎｍ程度の窒化チタン（ＴｉＮ）
膜（図示せず）を堆積し、さらにスパッタもしくはＣＶ
Ｄにて膜厚５００〜１０００ｎｍ程度のアルミ（Ａｌ）
または銅（Ｃｕ）膜（図示せず）を堆積した後、化学的
機械研磨（ＣＭＰ）法にて研磨し、溝内に上記導電体膜
を埋め込み、該導電体膜の表面を平坦にし、メモリセル
形成領域にビット線１６Ａおよび周辺回路形成領域に信
号配線１６Ｂをそれぞれ形成する。
【００８１】実施形態２は、実施形態１の同様な効果を
有している。さらに、実施形態２では、容量素子の形成
後にビット線を形成するため、ビット線の配線材料とは
関係なく、容量素子形成工程のプロセス温度を決めるこ
とができ（配線材料がアルミであっても５００℃以下の
低温プロセスにする必要はない）、製造方法の自由度を
高めることができるという利点を有している。
有している。さらに、実施形態２では、容量素子の形成
後にビット線を形成するため、ビット線の配線材料とは
関係なく、容量素子形成工程のプロセス温度を決めるこ
とができ（配線材料がアルミであっても５００℃以下の
低温プロセスにする必要はない）、製造方法の自由度を
高めることができるという利点を有している。
【００８２】
【発明の効果】以上説明したように本発明の半導体記憶
装置によるメモリセル形成領域のビット線および周辺回
路形成領域の信号配線の構造により、ビット線の寄生容
量の抑制と信号配線の寄生抵抗の抑制とを同時に実現す
ることができ、低消費電力化及び高速性の要求を満足さ
せることができる。
装置によるメモリセル形成領域のビット線および周辺回
路形成領域の信号配線の構造により、ビット線の寄生容
量の抑制と信号配線の寄生抵抗の抑制とを同時に実現す
ることができ、低消費電力化及び高速性の要求を満足さ
せることができる。
【００８３】また、本発明に係る半導体記憶装置の製造
方法によれば、容量素子構造を形成するためのフォト・
リソグラフィ工程において、下方に位置するビット線お
よび信号配線の表面がＣＭＰにより平坦にされているた
め、焦点深度の余裕度を大きく取ることができ、製造マ
ージンを広げることができる。
方法によれば、容量素子構造を形成するためのフォト・
リソグラフィ工程において、下方に位置するビット線お
よび信号配線の表面がＣＭＰにより平坦にされているた
め、焦点深度の余裕度を大きく取ることができ、製造マ
ージンを広げることができる。
【図１】本発明の実施形態１に係る半導体記憶装置を示
す断面図である。
す断面図である。
【図２】本発明の実施形態１に係る半導体記憶装置の製
造方法を製造工程順を示す断面図である。
造方法を製造工程順を示す断面図である。
【図３】本発明の実施形態１に係る半導体記憶装置の製
造方法を製造工程順を示す断面図である。
造方法を製造工程順を示す断面図である。
【図４】本発明の実施形態１に係る半導体記憶装置の製
造方法を製造工程順を示す断面図である。
造方法を製造工程順を示す断面図である。
【図５】本発明の実施形態２に係る半導体記憶装置の製
造方法を製造工程順を示す断面図である。
造方法を製造工程順を示す断面図である。
【図６】本発明の実施形態２に係る半導体記憶装置の製
造方法を製造工程順を示す断面図である。
造方法を製造工程順を示す断面図である。
【図７】本発明の実施形態２に係る半導体記憶装置の製
造方法を製造工程順を示す断面図である。
造方法を製造工程順を示す断面図である。
【図８】従来例に係る半導体記憶装置の製造方法を製造
工程順を示す断面図である。
工程順を示す断面図である。
【図９】従来例に係る半導体記憶装置の製造方法を製造
工程順を示す断面図である。
工程順を示す断面図である。
【図１０】従来例の課題を説明するものであって、ビッ
ト線寄生容量のビット線膜厚に対する依存性を示す図で
ある。
ト線寄生容量のビット線膜厚に対する依存性を示す図で
ある。
【図１１】従来例の課題を説明するものであって、信号
配線寄生抵抗の配線膜厚に対する依存性を示す図であ
る。
配線寄生抵抗の配線膜厚に対する依存性を示す図であ
る。
１ Ｐ型シリコン基板 ２ Ｎウェル ３ フィールド酸化膜 ４ ゲート酸化膜 ５Ａ ワード線 ５Ｂ ゲート電極 ６Ａ Ｎ-型ソース領域 ６Ｂ Ｎ-型ドレイン領域 ７ Ｎ+型ソース・ドレイン領域 ８ Ｐ+型ソース・ドレイン領域 ９ 層間絶縁膜 １０ フォトレジスト １１ シリコン窒化膜 １２ 層間絶縁膜 １３ フォトレジスト １４ フォトレジスト １５コンタクト孔 １６Ａ ビット線 １６Ｂ 信号配線 １７ 層間絶縁膜 １８ ノード・コンタクト １９ ストレージ・ノード電極 ２０ 容量絶縁膜 ２１ セルプレート電極
Claims (5)
- 【請求項１】 ＭＯＳトランジスタと、容量素子と、ビ
ット線及び信号配線とを有する半導体記憶装置であっ
て、 ＭＯＳトランジスタは、半導体基板のメモリセル形成領
域及び周辺回路形成領域にゲート電極と不純物拡散層と
を形成してそれぞれ構成されたものであり、 容量素子は、半導体基板のメモリセル形成領域に形成さ
れたものであり、 ビット線は、前記半導体基板のメモリセル形成領域に形
成された層間絶縁膜上に形成され、前記層間絶縁膜のコ
ンタクト孔を介して半導体基板のメモリセル形成領域の
不純物拡散層に接続されたものであり、 信号配線は、前記半導体基板の周辺回路形成領域に形成
された層間絶縁膜上に形成され、前記層間絶縁膜のコン
タクト孔を介して半導体基板の周辺回路形成領域の不純
物拡散層に接続されたものであり、 さらに、前記層間絶縁膜は、前記半導体基板のメモリセ
ル形成領域と周辺回路形成領域の膜厚を異ならせて成膜
され、 前記ビット線および信号配線は、表面が平坦化され、か
つ膜厚を異ならせて形成されたものであることを特徴と
する半導体記憶装置。 - 【請求項２】 前記容量素子は、前記ビット線の上方に
位置させて設けられたものであることを特徴とする請求
項１に記載の半導体記憶装置。 - 【請求項３】 前記容量素子は、前記ビット線の下方に
位置させて設けられたものであることを特徴とする請求
項１に記載の半導体記憶装置。 - 【請求項４】 前記ビット線および信号配線は、高融点
金属膜，高融点シリサイド膜，高融点ポリサイド膜もし
くは、金属膜から構成されたものであることを特徴とす
る請求項１，２又は３に記載の半導体記憶装置。 - 【請求項５】 層間絶縁膜形成工程と、ビット線・信号
配線形成工程とを有する半導体記憶装置の製造方法であ
って、 半導体記憶装置は、ＭＯＳトランジスタと容量素子の組
と、ビット線及び信号配線とを有し、 ＭＯＳトランジスタは、半導体基板のメモリセル形成領
域及び周辺回路形成領域にそれぞれ形成されたものであ
り、 容量素子は、半導体基板のメモリセル形成領域に形成さ
れたものであり、 ビット線は、前記半導体基板のメモリセル形成領域に形
成された層間絶縁膜上に形成され、半導体基板のメモリ
セル形成領域の不純物拡散層に接続されたものであり、 信号配線は、前記半導体基板の周辺回路形成領域に形成
された層間絶縁膜上に形成され、半導体基板の周辺回路
形成領域の不純物拡散層に接続されたものであり、 層間絶縁膜形成工程は、半導体基板のメモリセル形成領
域及び周辺回路形成領域に層間絶縁膜を膜厚を異ならせ
て形成する処理であり、 ビット線・信号配線形成工程は、膜厚の異なる前記層間
絶縁膜の段差を利用してビット線と信号配線とを膜厚を
異ならせて形成する処理であることを特徴とする半導体
記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9024977A JP3036456B2 (ja) | 1997-02-07 | 1997-02-07 | 半導体記憶装置及びその製造方法 |
| KR1019980003536A KR100294133B1 (ko) | 1997-02-07 | 1998-02-06 | 두께가 다른 비트선과 신호 배선층을 가진 반도체 메모리 장치와그의 제조 방법 |
| US09/020,603 US6020644A (en) | 1997-02-07 | 1998-02-09 | Semiconductor memory device having bit lines and signal wiring layers different in thickness and process of fabricating thereof |
| CN981004032A CN1094251C (zh) | 1997-02-07 | 1998-02-09 | 半导体存储器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9024977A JP3036456B2 (ja) | 1997-02-07 | 1997-02-07 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10223858A true JPH10223858A (ja) | 1998-08-21 |
| JP3036456B2 JP3036456B2 (ja) | 2000-04-24 |
Family
ID=12153046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9024977A Expired - Lifetime JP3036456B2 (ja) | 1997-02-07 | 1997-02-07 | 半導体記憶装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6020644A (ja) |
| JP (1) | JP3036456B2 (ja) |
| KR (1) | KR100294133B1 (ja) |
| CN (1) | CN1094251C (ja) |
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| JPWO2004061947A1 (ja) * | 2002-12-27 | 2006-05-18 | 富士通株式会社 | 半導体装置、ｄｒａｍ集積回路装置およびその製造方法 |
| JP2009246374A (ja) * | 2009-06-04 | 2009-10-22 | Renesas Technology Corp | 半導体装置 |
| US7696555B2 (en) | 2003-08-29 | 2010-04-13 | Fujitsu Microelectronics Ltd. | Semiconductor device and its manufacture method |
| KR100991379B1 (ko) | 2003-11-29 | 2010-11-02 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
| CN113380803A (zh) * | 2020-02-25 | 2021-09-10 | 南亚科技股份有限公司 | 存储器结构 |
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| JP3802226B2 (ja) * | 1998-04-08 | 2006-07-26 | 沖電気工業株式会社 | プリチャージ回路 |
| JP2000188383A (ja) * | 1998-10-14 | 2000-07-04 | Fujitsu Ltd | 半導体装置およびその製造方法、半導体集積回路およびその製造方法 |
| DE19908400A1 (de) * | 1999-02-26 | 2000-09-07 | Bosch Gmbh Robert | Verfahren zur Herstellung hochdotierter Halbleiterbauelemente |
| JP2000349255A (ja) * | 1999-06-03 | 2000-12-15 | Oki Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| JP3665551B2 (ja) * | 2000-09-22 | 2005-06-29 | 沖電気工業株式会社 | 半導体ウエハ用評価パターン及びそれを用いた半導体ウエハの評価方法 |
| US9735177B2 (en) * | 2013-08-23 | 2017-08-15 | Boe Technology Group Co., Ltd. | Array substrate, method for manufacturing the same and display device |
| KR102646847B1 (ko) * | 2016-12-07 | 2024-03-12 | 삼성전자주식회사 | 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법 및 메모리 시스템 |
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| JPH04291954A (ja) * | 1991-03-20 | 1992-10-16 | Fujitsu Ltd | 半導体記憶装置 |
| JP2906831B2 (ja) * | 1992-06-18 | 1999-06-21 | 三菱自動車工業株式会社 | エアブレーキシステム |
| JPH0691219A (ja) * | 1992-09-11 | 1994-04-05 | Casio Comput Co Ltd | 単分子膜形成方法 |
| JPH0846149A (ja) * | 1994-07-27 | 1996-02-16 | Matsushita Electron Corp | 半導体記憶装置とその製造方法 |
| KR0161398B1 (ko) * | 1995-03-13 | 1998-12-01 | 김광호 | 고내압 트랜지스터 및 그 제조방법 |
| JP3177436B2 (ja) * | 1996-03-21 | 2001-06-18 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1997
- 1997-02-07 JP JP9024977A patent/JP3036456B2/ja not_active Expired - Lifetime
-
1998
- 1998-02-06 KR KR1019980003536A patent/KR100294133B1/ko not_active IP Right Cessation
- 1998-02-09 US US09/020,603 patent/US6020644A/en not_active Expired - Fee Related
- 1998-02-09 CN CN981004032A patent/CN1094251C/zh not_active Expired - Fee Related
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| CN113380803B (zh) * | 2020-02-25 | 2023-04-18 | 南亚科技股份有限公司 | 存储器结构 |
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| KR19980071155A (ko) | 1998-10-26 |
| CN1190249A (zh) | 1998-08-12 |
| KR100294133B1 (ko) | 2001-07-12 |
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