CN113380803A - 存储器结构 - Google Patents

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Abstract

本发明提供一种存储器结构，其包括具有存储器区与周边区的衬底、电容器阵列、晶体管阵列、多个位线以及多个触点。所述电容器阵列设置于所述存储器区中的所述衬底上。所述晶体管阵列设置于所述电容器阵列上，且与所述电容器阵列电性连接。所述多个位线沿行方向延伸且彼此平行地设置于所述晶体管阵列上，且与所述晶体管阵列电性连接。所述多个触点各自连接所述多个位线中的一个与位于所述周边区中的所述衬底处的导电组件。所述多个触点中的每一个包括第一部分、第二部分以及第三部分。所述第二部分设置于所述第一部分与所述第三部分之间，且所述第三部分与所述导电组件电性连接。每一所述第三部分与所述存储器区的距离是相同的。

Description

存储器结构
技术领域
本发明涉及一种半导体结构，尤其涉及一种存储器结构。
背景技术
目前发展出一种包括晶体管与电容器的存储器结构。在此种存储器结构中，使用电容器作为储存组件。在目前提高组件集成度的趋势下，如何达成不增加存储单元尺寸且可有效地提升存储器组件的电性效能为目前业界持续努力的目标。在目前的技术中，垂直晶体管(vertical transistor)即可取代水平晶体管，以节省存储单元布局面积，达到增加组件集成度的效果。
发明内容
本发明是针对一种存储器结构，其具有垂直晶体管。
本发明的存储器结构包括具有存储器区与周边区的衬底、电容器阵列、晶体管阵列、多个位线以及多个触点。所述电容器阵列设置于所述存储器区中的所述衬底上。所述晶体管阵列设置于所述电容器阵列上，且与所述电容器阵列电性连接。所述多个位线沿行方向延伸且彼此平行地设置于所述晶体管阵列上，且与所述晶体管阵列电性连接。所述多个触点各自连接所述多个位线中的一个与位于所述周边区中的所述衬底处的导电组件。所述多个触点中的每一个包括第一部分、第二部分以及第三部分。所述第二部分设置于所述第一部分与所述第三部分之间，且所述第三部分与所述导电组件电性连接。每一所述第三部分与所述存储器区的距离是相同的。
在本发明的存储器结构的一实施例中，所述多个位线延伸至所述周边区中。
在本发明的存储器结构的一实施例中，与奇数行的所述位线连接的所述触点的所述第二部分在所述列方向上彼此对准，与偶数行的所述位线连接的所述触点的所述第二部分在所述列方向上彼此对准，且所述奇数行中的所述第二部分与所述偶数行中的所述第二部分在所述列方向上彼此不对准。
在本发明的存储器结构的一实施例中，与奇数行的所述位线连接的所述触点的所述第二部分与所述存储器区的距离是相同的。
在本发明的存储器结构的一实施例中，与偶数行的所述位线连接的所述触点的所述第二部分与所述存储器区的距离是相同的。
在本发明的存储器结构的一实施例中，每一所述触点的所述第三部分在与所述行方向交错的列方向上彼此对准。
在本发明的存储器结构的一实施例中，自俯视方向来看，所述第二部分在所述衬底上的投影面积大于所述第三部分在所述衬底上的投影面积。
在本发明的存储器结构的一实施例中，自俯视方向来看，所述第一部分在所述衬底上的投影面积小于所述第二部分在所述衬底上的投影面积。
在本发明的存储器结构的一实施例中，自俯视方向来看，所述第一部分在所述衬底上的投影面积小于所述第三部分在所述衬底上的投影面积。
在本发明的存储器结构的一实施例中，所述导电组件包括感测放大器(senseamplifier)。
基于上述，在连接位线与周边区中的衬底处的导电组件的这些触点中，与导电组件连接的第三部分与存储器区的距离是相同的，使得导电组件经由这些第三部分能够接收到相同的电信号。
附图说明
包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
图1为依照本发明实施例的存储器结构所绘的上视示意图；
图2A为沿图1中的A-A剖线所绘的剖面示意图；
图2B为沿图1中的B-B剖线所绘的剖面示意图。
具体实施方式
下文列举实施例并配合附图来进行详细地说明，但所提供的实施例并非用以限制本发明所涵盖的范围。此外，附图仅以说明为目的，并未依照原尺寸作图。为了方便理解，在下述说明中相同的组件将以相同的符号标示来说明。
关于文中所提到“包含”、“包括”、“具有”等的用语均为开放性的用语，也就是指“包含但不限于”。
此外，文中所提到“上”、“下”等的方向性用语，仅是用以参考附图的方向，并非用以限制本发明。
图1为依照本发明实施例的存储器结构所绘的上视示意图。图2A为沿图1中的A-A剖线所绘的剖面示意图。图2B为沿图1中的B-B剖线所绘的剖面示意图。
请同时参照图1、图2A与图2B，本实施例的存储器结构10包括衬底100、电容器阵列102、晶体管阵列104、位线106以及触点108。在图1、图2A与图2B中，为了使图示清楚以及便于说明，省略了形成于衬底100上且包覆存储器结构10的介电层。此外，本发明不对电容器阵列102以及晶体管阵列104的实际架构作限制，亦即本发明适用于任何种类的电容器阵列以及晶体管阵列，因此在图1、图2A与图2B中并未绘出电容器阵列102以及晶体管阵列104的细部结构，且以方块图形作为示意。因此，本领域技术人员对于本实施例中的电容器阵列102以及晶体管阵列104的皆能清楚明了。
衬底100具有存储器区100a与周边区100b。衬底100例如为设置于硅衬底上的介电层，且周边区100b中的衬底100处设置有导电组件101。在本实施例中，周边区100b中的衬底100中设置有导电组件101，且导电组件101例如为感测放大器，其用以接收来自存储器区100a的电信号，但本发明不限于此。在图1、图2A与图2B中，为了使图示清楚以及便于说明，并未绘出导电组件101的实际结构。
电容器阵列102设置于存储器区100a中的衬底100上。电容器阵列102包括以阵列方式排列的多个电容器(未绘)，且这些电容器例如是具有高的深宽比的垂直式电容器，但本发明不限于此。此外，晶体管阵列104设置于电容器阵列102上，且通过触点105而与电容器阵列102电性连接。晶体管阵列104包括以阵列方式排列的多个晶体管(未绘)，晶体管的数量可视实际设计而与电容器的数量对应。在图2A中，作为示意之用，仅绘出一个连接电容器阵列102与晶体管阵列104的触点105，但本领域技术人员应明了在实际架构中每一个晶体管与所对应的电容器之间可设置有适当数量的触点。
多个位线106沿行方向(图1中的X方向)延伸，且彼此平行地设置于晶体管阵列104上。这些位线106通过触点107而与晶体管阵列104电性连接。在图1中，作为示意之用，仅绘出6个位线106，但本领域技术人员应明了在实际架构中位线106的数量可取决于晶体管阵列104中晶体管的数量。在本实施例中，位线106自存储器区100a延伸至周边区100b中，但本发明不限于此。在其他实施例中，位线106的末端可位于存储器区100a与周边区100b的边界处，或位于存储器区100a中。
为了将存储器区100a的电信号经由位线106传送至周边区100b的导电组件101(例如感测放大器)，每一个位线106经由设置于其与导电组件101之间的触点108而与导电组件101电性连接。随着半导体组件的集成度不断提高且组件尺寸不断微型化，在相邻的两列中，连接位线与导电组件的触点之间往往无可避免地会产生寄生电容(parasiticcapacitance)。此外，为了提高电容量，电容器阵列104中的电容器通常具有高的深宽比，因而造成连接位线与导电组件的触点也具有高的深宽比，且因此导致连接位线与导电组件的触点具有过高的阻值。受到上述寄生电容与高阻值的影响，周边区100b的导电组件101(例如感测放大器)将无法接收准确的电信号。因此，在本实施例中，连接位线106与导电组件101的触点108分为三个部分，以将上述寄生电容与高阻值的影响降至最低。以下将对此进行详细说明。
在本实施例中，每一个触点108包括第一部分108a、第二部分108b以及第三部分108c。第二部分108b设置于第一部分108a与第三部分108c之间，并连接第一部分108a与第三部分108c。在本实施例中，触点108的第一部分108a与位线106连接，而触点108的第三部分108c与导电组件101连接。此外，自俯视方向来看(如图1所示)，为了与位线106连接，第一部分108a通常具有较小的宽度。换句话说，在本实施例中，第一部分108a在衬底100上的投影面积小于第二部分108b在衬底100上的投影面积，且小于第三部分108c在衬底100上的投影面积。
此外，为了降低触点108的阻值，在本实施例中，第二部分108b相较于第一部分108a与第三部分108c具有最大的宽度。换句话说，在本实施例中，第二部分108b在衬底100上的投影面积大于第三部分108c在衬底100上的投影面积。另外，为了减少在相邻的两列中的触点之间所产生的寄生电容，相较于第一部分108a与第二部分108b，第三部分108c具有最大的长度，且相较于第二部分108b具有较小的宽度。如此一来，可有效地减少相邻的两列中的触点108之间所产生的寄生电容。
另外，为了避免在相邻的两列中的具有较大宽度的第二部分108b之间的距离过小而产生寄生电容，在本实施例中，在相邻的两列中的第二部分108b彼此不对准。详细地说，如图1所示，与奇数行(由上自下的第1行、第3行与第5行)的位线106连接的触点108的第二部分108b在列方向(图1中的Y方向)上彼此对准，与偶数行(由上自下的第2行、第4行与第6行)的位线106连接的触点108的第二部分108b在列方向上彼此对准，且奇数行中的第二部分108b与偶数行中的第二部分108b在列方向上彼此不对准。如此一来，可大幅地减少相邻的位线106之间的距离以有效地缩小组件尺寸，且可减少甚至避免因相邻的第二部分108b之间的距离过小而产生的寄生电容。
然而，如图1所示，由于奇数行中的第二部分108b至存储器区100a的距离d1与偶数行中的第二部分108b至存储器区100a的距离d2不相同，因此若直接将这些第二部分108b与衬底100中的导电组件101连接，则会因上述的不同距离而使得导电组件101接收的电信号有所差异。因此，在本实施例中，通过第三部分108c来连接第二部分108b与导电组件101，且将每一个触点108的第三部分108c在列方向上彼此对准，使得这些第三部分108c与存储器区100a的距离是相同的。
如图1所示，对于每一个触点108的第三部分108c来说，这些第三部分108c与存储器区100a的距离皆为d3，每一个第三部分108c与2个另外的第三部分108c相邻且与所述另外的第三部分108c的距离皆为d4，且每一个第三部分108c与2个第二部分108b相邻且与所述2个第二部分108b的距离皆为d5。也就是说，每一个触点108的第三部分108c皆处于相同的环境之下，因此导电组件101经由这些第三部分108c能够接收到相同的电信号。
此外，在本实施例中，这些触点108的第三部分108c与存储器区100a的距离是相同的，且这些触点108的第三部分108c在列方向上彼此对准(亦即这些第三部分108c位于相同的水平高度处)，但本发明不限于此。在其他实施例中，这些第三部分108c可位于不同的水平高度处，例如奇数行中的第三部分108c与偶数行中的第三部分108c分别位于不同的水平高度处，只要这些触点108的第三部分108c与存储器区100a的距离是相同的即可。
综上所述，在本实施例中，触点108可具有低阻值，且相邻的两列中的触点108之间可具有较小的(甚至不存在)寄生电容。此外，每一个触点108的第三部分108c皆处于相同的环境之下，因此导电组件101经由这些第三部分108c能够自存储器区100a接收到相同的电信号。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种存储器结构，其特征在于，包括：
衬底，具有存储器区与周边区；
电容器阵列，设置于所述存储器区中的所述衬底上；
晶体管阵列，设置于所述电容器阵列上，且与所述电容器阵列电性连接；
多个位线，沿行方向延伸且彼此平行地设置于所述晶体管阵列上，且与所述晶体管阵列电性连接；
多个触点，各自连接所述多个位线中的一个与位于所述周边区中的所述衬底处的导电组件，
其中所述多个触点中的每一个包括第一部分、第二部分以及第三部分，
所述第二部分设置于所述第一部分与所述第三部分之间，且所述第三部分与所述导电组件电性连接，以及
每一所述第三部分与所述存储器区的距离是相同的。
2.根据权利要求1所述的存储器结构，其特征在于，所述多个位线延伸至所述周边区中。
3.根据权利要求1所述的存储器结构，其特征在于，与奇数行的所述位线连接的所述触点的所述第二部分在与所述行方向交错的列方向上彼此对准，与偶数行的所述位线连接的所述触点的所述第二部分在所述列方向上彼此对准，且所述奇数行中的所述第二部分与所述偶数行中的所述第二部分在所述列方向上彼此不对准。
4.根据权利要求1所述的存储器结构，其特征在于，与奇数行的所述位线连接的所述触点的所述第二部分与所述存储器区的距离是相同的。
5.根据权利要求1所述的存储器结构，其特征在于，与偶数行的所述位线连接的所述触点的所述第二部分与所述存储器区的距离是相同的。
6.根据权利要求1所述的存储器结构，其特征在于，每一所述触点的所述第三部分在与所述行方向交错的列方向上彼此对准。
7.根据权利要求1所述的存储器结构，其特征在于，自俯视方向来看，所述第二部分在所述衬底上的投影面积大于所述第三部分在所述衬底上的投影面积。
8.根据权利要求1所述的存储器结构，其特征在于，自俯视方向来看，所述第一部分在所述衬底上的投影面积小于所述第二部分在所述衬底上的投影面积。
9.根据权利要求1所述的存储器结构，其特征在于，自俯视方向来看，所述第一部分在所述衬底上的投影面积小于所述第三部分在所述衬底上的投影面积。
10.根据权利要求1所述的存储器结构，其特征在于，所述导电组件包括感测放大器。
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