CN209249441U - 一种动态随机存储器结构 - Google Patents
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Abstract
本实用新型涉及半导体生产领域，公开了一种动态随机存储器结构，包括具有位元线和字元线的半导体衬底、位于所述位元线的两侧以及所述字元线间隔的区域的上方的插塞孔以及设置于所述插塞孔的两侧的复合电介质层，所述复合电介质层包括第一位线间隔层、第二位线间隔层以及位于所述第一位线间隔层和所述第二位线间隔层的空气间隔。该动态随机存储器结构中采用具有极低介电常数的空气作为电介质材料，从而减少电容连接线间的寄生电容，提高了该动态随机存储器的性能。
Description
技术领域
本实用新型涉及半导体器件生产领域，具体地涉及动态随机存储器结构。
背景技术
在半导体器件中，电介质材料形成在导电结构之间。随着半导体器件被高度集成，导电结构之间的距离逐渐减小，这增大了寄生电容的产生。而随着寄生电容的增大，半导体器件的性能也发生退化。
为了降低寄生电容，可以使用减少电介质材料的介电常数的方法，或者使用具有低介电常数的材料。目前，所采用的电介质材料通常具有较高的介电常数，因此在降低寄生电容方面存在限制。
实用新型内容
本实用新型的目的是为了克服现有技术存在的寄生电容导致半导体器件的性能发生退化的问题，提供了一种动态随机存储器结构，该动态随机存储器结构中采用具有极低介电常数的空气作为电介质材料，从而减少电容连接线间的寄生电容，提高了该动态随机存储器的性能。
为了实现上述目的，本实用新型的实施方式提供了一种动态随机存储器结构，包括具有位元线和字元线的半导体衬底、位于所述位元线的两侧以及所述字元线间隔的区域的上方的插塞孔以及设置于所述插塞孔的两侧的插塞隔离墙，在所述插塞隔离墙的侧壁和所述位元线的侧壁形成一复合电介质层，所述复合电介质层包括第一位线间隔层、第二位线间隔层以及位于所述第一位线间隔层和所述第二位线间隔层的空气间隔，在所述第一位线间隔层和所述第二位线间隔层上覆盖一层遮盖层，以气密封闭所述空气间隔。
优选地，所述插塞孔中具有第一插塞和第二插塞。
优选地，所述位元线包括突出在所述半导体衬底上的位线导体和在所述位线导体上的位线屏蔽，所述半导体衬底的上表面形成有源漏极区保护层和接触掩模层，所述半导体衬底和所述位线导体之间设置有位线接触，所述半导体衬底内形成有隔离结构。
本实用新型的实施方式还提供了一种动态随机存储器结构，包括具有位元线和字元线的半导体衬底、形成在所述半导体衬底上的插塞隔离墙，所述插塞隔离墙位于所述位元线之间且对准在所述字元线的位置上，以形成插塞孔，所述插塞孔阵列配置在所述半导体衬底上，在所述插塞隔离墙的侧壁和所述位元线的侧壁形成一复合电介质层，所述复合电介质层包括第一位线间隔层、第二位线间隔层以及位于所述第一位线间隔层和所述第二位线间隔层的空气间隔，并且依照所述第二位线间隔层的直立壁形状，所述插塞孔连通至所述半导体衬底并以插塞填充，在所述第一位线间隔层和所述第二位线间隔层上覆盖一层遮盖层，以气密封闭所述空气间隔。
通过上述技术方案，本实用新型的实施方式提供的动态随机存储器结构中采用具有极低介电常数的空气作为电介质材料，从而减少电容连接线间的寄生电容，提高了该动态随机存储器的性能。
附图说明
图1是根据本实用新型一种实施方式的动态随机存储器结构的俯视图；
图2是根据本实用新型一种实施方式的动态随机存储器结构的A-A切向的截面图；
图3A、3B至图15A、15B分别是根据本实用新型一种实施方式的动态随机存储器结构的形成方法的各步骤对应的动态随机存储器结构的A-A切向和B-B切向的截面图。
附图标记说明
10位元线 11隔离结构
12字元线 13半导体衬底
13A有源区 14源漏极区保护层
15位线接触 16位线导体
17第一牺牲层 18位线屏蔽
19接触掩模层 20隔离孔
21插塞隔离墙 22插塞孔
23第一位线间隔层 24第二牺牲层(间隔牺牲层)
24A上端面 25第二位线间隔层
26第一插塞 27插塞层
27A第二插塞 28空气间隔
29遮盖层
具体实施方式
以下结合附图对本实用新型的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本实用新型，并不用于限制本实用新型。
图1示出了根据本实用新型一种实施方式的动态随机存储器结构的俯视图，图2示出了根据本实用新型一种实施方式的动态随机存储器结构的A-A 切向(如图1所示)的截面图。本实用新型的实施方式的一方面提供了一种动态随机存储器结构，如图1和图2所示，该动态随机存储器结构可以包括具有位元线10和字元线12的半导体衬底13、位于位元线10的两侧以及字元线12间隔的区域的上方的插塞孔22以及设置于插塞孔22的两侧的插塞隔离墙21，在插塞隔离墙21的侧壁和位元线10的侧壁形成一复合电介质层。如图2所示，该复合电介质层可以包括第一位线间隔层23、第二位线间隔层 25以及位于第一位线间隔层23和第二位线间隔层25之间的空气间隔28。本实用新型的实施方式提供的动态随机存储器结构中采用具有极低介电常数的空气间隔28作为一层电介质层，从而减少了电容连接线间的寄生电容，提高了该动态随机存储器的性能。
如图1和图2所示，插塞孔22可以位于位元线10的两侧以及字元线12 间隔的区域的上方。更具体地，如图1所示，众多插塞孔22呈棋盘状的阵列分布。
如图2所示，插塞孔22中具有第一插塞26和第二插塞27A，其中，第二插塞27A位于第一插塞26的上方。该动态随机存储器结构的插塞隔离墙 21的材质可以为绝缘材料，用于隔绝位元线10与插塞孔22中的第一插塞 26、第二插塞27A。
在本实用新型的实施方式中，如图1所示，位元线10可以包括位线导体16和位线屏蔽18。其中，位线导体16的材质为金属材料，以作为该动态随机存储器结构中的导通线路；位线屏蔽18的材质为绝缘材料，用于保护位于位线屏蔽18的下方的位线导体16。
如图1所示，该动态随机存储器结构中的半导体衬底13的上表面可以形成有源漏极区保护层14和接触掩模层19，半导体衬底13和位线导体16 之间设置有位线接触15。源漏极区保护层14的材质为绝缘材料，用于保护半导体衬底13的源极、漏极等。接触掩模层19用于形成位线接触15，该位线接触15的材质为导电材料，用于与位线导体16接触并导通。半导体衬底 13内还形成有隔离结构11，该隔离结构11用以隔离定义出半导体衬底13 的有源区13A。
如图1所示，该动态随机存储器结构还可以包括覆盖在第一位线间隔层23和第二位线间隔层25上的遮盖层29，该遮盖层29用于气密封闭空气间隔28，避免了空气间隔28中进入杂质，使得寄生电容增大，从而影响了该动态随机存储器的性能。进一步地，遮盖层29还可以覆盖第二插塞27A、插塞隔离墙21以及位元线10的顶面，以对该动态随机存储器结构提供必要的屏蔽和保护。
在本实用新型的实施方式中，位线导体16、插塞层27均可以包括底层覆盖阻挡层的金属层。其中，阻挡层可以包括氮化钛、氮化钽、氮化钨中的至少一者，金属层可以包括钨或者钨的复合物。
图3A、3B至图15A、15B分别是根据本实用新型一种实施方式的动态随机存储器结构的形成方法的各步骤对应的动态随机存储器结构的A-A切向和B-B切向的截面图。其中，该动态随机存储器结构的A-A切向和B-B 切向如图1所示。本实用新型的实施方式的另一方面提供了一种动态随机存储器结构的形成方法，如图3A、3B至图15A、15B所示，该形成方法可以包括：
如图3A、3B所示，提供一已制备有位元线10和字元线12的半导体衬底13，位元线10可以包括突出在半导体衬底13上的位线导体16和在位线导体16上的位线屏蔽18，半导体衬底(13)的上表面在位元线10之间可以填充有第一牺牲层(17)；
如图4A、4B所示，在第一牺牲层17中形成隔离孔20，该隔离孔20的底部可以至少延伸至位于半导体衬底13上的接触掩模层19，该隔离孔20 可以位于位元线10之间且对准在字元线12的位置上；
如图5A、5B所示，在隔离孔20中填充插塞隔离墙21；
如图6A、6B所示，将剩余的第一牺牲层17去除，以形成插塞孔22，使插塞孔22呈棋盘状阵列配置在半导体衬底13上；
如图7A、7B所示，在插塞孔22的底部、侧壁以及相邻的插塞孔22间的顶部沉积第一位线间隔层23，在第一位线间隔层23的表面沉积第二牺牲层(间隔牺牲层)24；
如图8A、8B所示，去除在插塞孔22的底部、插塞隔离墙21的顶部的第一位线间隔层23和第二牺牲层(间隔牺牲层)24，保留在插塞孔22的侧壁的第一位线间隔层23和第二牺牲层(间隔牺牲层)24；
如图9A、9B所示，在插塞孔22的底部、相邻的插塞孔22间的顶部以及第二牺牲层(间隔牺牲层)24的表面沉积第二位线间隔层25；
如图10A、10B所示，去除在插塞孔22的底部、插塞隔离墙21的顶部的第二位线间隔层25，更向下刻蚀接触掩模层19使得插塞孔22连通至所述半导体衬底13，保留在插塞孔22的侧壁的第二位线间隔层25，第二牺牲层 (间隔牺牲层)24具有显露且夹设在第一位线间隔层22和第二位线间隔层 25之间的上端面24A；
如图11A、11B所示，在插塞孔22中形成第一插塞26，第一插塞26的上表面的高度低于位线屏蔽18的上表面的高度；
如图12A、12B所示，在第一插塞26上再形成插塞层27，插塞层27的上表面的高度高于位线屏蔽18的上表面的高度；
如图13A、13B所示，局部去除插塞层27以再次裸露出第二牺牲层(间隔牺牲层)24的上端面24A，并使形成插塞层27单离成多个在第一插塞26 上的第二插塞27A；
如图14A、14B所示，去除第二牺牲层(间隔牺牲层)24，以形成位于第一位线间隔层23和第二位线间隔层25之间的空气间隔28；
如图15A、15B所示，在第一位线间隔层23和第二位线间隔层25上覆盖一层遮盖层29，遮盖层29用于气密封闭空气间隔28。
在本实用新型的实施方式中，如图4A所示，隔离孔20可以非对准投射于半导体衬底13的有源区13A的上方并被位元线10隔开。隔离孔20用于形成插塞隔离墙21。
在本实用新型的实施方式中，将剩余的第一牺牲层17的去除步骤包括：
应用酸法刻蚀将剩余的所述牺牲层去除。
在本实用新型的实施方式中，将插塞孔22的底部、插塞隔离墙21的顶部的第一位线间隔层23和第二牺牲层(间隔牺牲层)24的去除步骤包括：
应用干法刻蚀将插塞孔22的底部、插塞隔离墙21的顶部的第一位线间隔层23和第二牺牲层(间隔牺牲层)24去除；并且，使得位于插塞孔22 侧壁的剩余的第一位线间隔层23呈“L”形截面，剩余的第二牺牲层(间隔牺牲层)24树立于剩余的第一位线间隔层23的底部的突出位置上。
在本实用新型的实施方式中，将在所述插塞孔22的底部、插塞隔离墙 21的顶部的第二位线间隔层25的去除以及更向下刻蚀接触掩模层19的步骤包括：
应用干法刻蚀插塞孔22的底部以向下刻蚀以及将插塞隔离墙21的顶部的第二位线间隔层25去除。
在本实用新型的实施方式中，第一位线间隔层23和第二位线间隔层25 的材质可以均为氮化硅，第二牺牲层(间隔牺牲层)24的材质为氧化硅。进一步地，将第二牺牲层(间隔牺牲层)24去除以形成位于第一位线间隔层 23和第二位线间隔层25之间的空气间隔28可以包括：
应用三氟化氮气体与氨气生成的氟化铵气体对晶圆进行干法刻蚀以去除第二牺牲层(间隔牺牲层)24，该干法刻蚀在180摄氏度以上的温度环境下进行。该干法刻蚀的反应过程如下：
NF3+NH3→NH4F+NH4F.HF
NH4F+SiO2→(NH4)2SiF6+H2O
(NH4)2SiF6(solid)→SiF4(g)+NH3(g)+HF(g)
该干法刻蚀通过NF3+NH3生成NH4F进行刻蚀第二牺牲层(间隔牺牲层)24(材质为氧化硅)，而产生的副产物通过加热至180℃以上，将会转化为气态的SiF4，被有效的清除。通过以上方法，可以实现优良的Oxide:Nitride 的选择比，达到100以上。因此可以定向地将氧化硅的第二牺牲层(间隔牺牲层)24完全转化为空气间隔28，并在插塞孔22的四周形成由内向外N-A-N 的复合电介质层结构，即氮化硅(第一位线间隔层23)-空气(空气间隔28)-氮化硅(第二位线间隔层25)的结构，取代了氮化硅(第一位线间隔层23) -氧化硅(第二牺牲层(间隔牺牲层)24)-氮化硅(第二位线间隔层25)的结构，从而降低了电容连接线间的寄生电容，提高了该动态随机存储器的性能。
本实用新型的实施方式提供的动态随机存储器结构的形成方法不仅通过采用具有极低介电常数的空气间隔28作为一层电介质层，从而减少了寄生电容，还在空气间隔28的结构形成过程中整合了插塞的制作，使空气间隔可以围绕插塞的四个或多个侧面，进一步提高了该动态随机存储器的性能。
以上结合附图详细描述了本实用新型的优选实施方式，但是，本实用新型并不限于此。在本实用新型的技术构思范围内，可以对本实用新型的技术方案进行多种简单变型，包括各个具体技术特征以任何合适的方式进行组合。为了避免不必要的重复，本实用新型对各种可能的组合方式不再另行说明。但这些简单变型和组合同样应当视为本实用新型所公开的内容，均属于本实用新型的保护范围。
Claims (4)
1.一种动态随机存储器结构，其特征在于，包括具有位元线(10)和字元线(12)的半导体衬底(13)、位于所述位元线(10)的两侧以及所述字元线(12)间隔的区域的上方的插塞孔(22)以及设置于所述插塞孔(22)的两侧的插塞隔离墙(21)，在所述插塞隔离墙(21)的侧壁和所述位元线(10)的侧壁形成一复合电介质层，所述复合电介质层包括第一位线间隔层(23)、第二位线间隔层(25)以及位于所述第一位线间隔层(23)和所述第二位线间隔层(25)的空气间隔(28)，在所述第一位线间隔层(23)和所述第二位线间隔层(25)上覆盖一层遮盖层(29)，以气密封闭所述空气间隔(28)。
2.根据权利要求1所述的动态随机存储器结构，其特征在于，所述插塞孔(22)中具有第一插塞(26)和第二插塞(27A)。
3.根据权利要求1所述的动态随机存储器结构，其特征在于，所述位元线(10)包括突出在所述半导体衬底(13)上的位线导体(16)和在所述位线导体(16)上的位线屏蔽(18)，所述半导体衬底(13)的上表面形成有源漏极区保护层(14)和接触掩模层(19)，所述半导体衬底(13)和所述位线导体(16)之间设置有位线接触(15)，所述半导体衬底(13)内形成有隔离结构(11)。
4.一种动态随机存储器结构，其特征在于，包括具有位元线(10)和字元线(12)的半导体衬底(13)、形成在所述半导体衬底(13)上的插塞隔离墙(21)，所述插塞隔离墙(21)位于所述位元线(10)之间且对准在所述字元线(12)的位置上，以形成插塞孔(22)，所述插塞孔(22)阵列配置在所述半导体衬底(13)上，在所述插塞隔离墙(21)的侧壁和所述位元线(10)的侧壁形成一复合电介质层，所述复合电介质层包括第一位线间隔层(23)、第二位线间隔层(25)以及位于所述第一位线间隔层(23)和所述第二位线间隔层(25)的空气间隔(28)，并且依照所述第二位线间隔层(25)的直立壁形状，所述插塞孔(22)连通至所述半导体衬底(13)并以插塞填充，在所述第一位线间隔层(23)和所述第二位线间隔层(25)上覆盖一层遮盖层(29)，以气密封闭所述空气间隔(28)。
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| CN113380803A (zh) * | 2020-02-25 | 2021-09-10 | 南亚科技股份有限公司 | 存储器结构 |
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