CN102339797B - 动态随机存取存储器的电容器下电极的制造方法 - Google Patents

动态随机存取存储器的电容器下电极的制造方法 Download PDF

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Abstract

一种动态随机存取存储器的电容器下电极的制造方法，包括下列步骤。提供具有存储单元区的基底。于基底的存储单元区上形成多晶硅模板层。于多晶硅模板层上形成支撑层。形成穿过支撑层、多晶硅模板层的多个开孔。至少于开孔所暴露的多晶硅模板层上形成衬层(liner layer)。于基底上形成实质上共形的导电层。移除支撑层上的导电层，而形成多个电容器下电极。利用多晶硅模板层，可以制造出外型轮廓良好(侧向蚀刻少)的开孔，因此可以缩小元件尺寸。

Description

动态随机存取存储器的电容器下电极的制造方法
技术领域
本发明涉及一种存储器元件的制造方法，且特别是涉及一种动态随机存取存储器的电容器下电极的制造方法。
背景技术
电容器是动态随机存取存储器(dynamic random access memory，DRAM)中用来储存数据的部分，每一个存储单元(memory cell)的数据值即是由其电容器所带的电荷来判读。动态随机存取存储器(DRAM)电容器的结构主要分成两种，其为堆叠式电容器(Stack Capacitor)，另一则为深沟槽式电容器(DeepTrench Capacitor)。不论是堆叠式电容器或是深沟槽式电容器，在半导体元件尺寸缩减的要求下，其制造的技术上均遭遇到越来越多的困难。
冠状电容器为目前业界常用的堆叠式电容器结构。一般形成冠状电容器的方法为在氧化硅模板层中形成开孔，然后沉积共形的导电层于开孔中以及氧化硅模板层(template layer)之上。再来将上层的导电层去除掉，以隔绝不同电容器。最后将氧化硅模板层分别去除，形成冠状电容器的下电极。
然而，随着最近动态随机存取存储器集成度的增加，动态随机存取存储器存储单元电容器所具有的存储单元尺寸与面积也相对地减小。因此，在氧化硅模板层中的用于形成冠状电容器的下电极的开孔也随之减小，并且使得该开孔的高宽比变大。由于氧化硅较不易蚀刻，在形成有开孔时，在开孔顶部侧壁同时会产生侧向蚀刻。而随着开孔的高宽比的变大，蚀刻工艺所需的时间也增长，开孔顶部侧壁的侧向蚀刻会更为严重。当氧化硅模板层中开孔110顶部侧壁的侧向蚀刻程度过大时，两相邻开孔即会在其侧壁的侧向蚀刻处相连，使得后续形成的对应的两相邻下电极短路。因此，两相邻开孔的间距难以缩减，使得各电容器所占的横向面积(1ateral area)难以增大，或者是DRAM的集成度难以增大。
发明内容
有鉴于此，本发明的目的之一在于提供一种动态随机存取存储器的电容器下电极的制造方法，可以制造出外型轮廓良好(侧向蚀刻少)的开孔，因此可以缩小元件尺寸。
本发明提出一种动态随机存取存储器的电容器下电极的制造方法包括下列步骤。提供具有存储单元区的基底。于基底的存储单元区上形成多晶硅模板层。于多晶硅模板层上形成支撑层。形成穿过支撑层、多晶硅模板层的多个开孔。至少于开孔所暴露的多晶硅模板层上形成衬层(liner layer)。移除开孔底部的部分衬层。于基底上形成实质上共形的导电层。移除支撑层上的导电层，而形成多个电容器下电极。
在一实施例中，上述动态随机存取存储器的电容器下电极的制造方法还包括下列步骤。于基底上方形成封闭层，以封闭开孔。除去部分封闭层与部分支撑层，以暴露出衬层与多晶硅模板层。除去剩余的封闭层、衬层与多晶硅模板层。
在一实施例中，上述基底还具有周边电路区，在基底的存储单元区上形成多晶硅模板层的方法包括下列步骤。于基底上形成多晶硅层。移除周边电路区上的多晶硅层。于基底的周边电路区上形成绝缘层。
在一实施例中，上述基底还具有周边电路区，在基底的存储单元区上形成多晶硅模板层的方法包括下列步骤。于基底上形成绝缘层。移除存储单元区上的绝缘层。于基底的存储单元区上形成多晶硅层。
在一实施例中，上述衬层的形成方法包括热氧化法或化学气相沉积法。
在一实施例中，上述形成穿过该支撑层、该多晶硅模板层的多个开孔的步骤之后，还包括移除部分该多晶硅模板层，以增大该些开孔的宽度。上述移除部分多晶硅模板层，以增大开孔的宽度的方法包括湿蚀刻。上述衬层的形成方法包括热氧化法或化学气相沉积法。
在一实施例中，上述于基底的存储单元区上形成多晶硅模板层的步骤前，还包括于基底上形成垫层(pad layer)。
在一实施例中，上述于基底上形成实质上共形的导电层的步骤前，还包括移除开孔所暴露的垫层。
在一实施例中，上述除去剩余的封闭层、衬层与多晶硅模板层的方法包括湿蚀刻。
在一实施例中，上述多晶硅模板层的形成方法包括化学气相沉积法。
在一实施例中，上述支撑层的材料包括氮化硅或氧化硅。
在一实施例中，上述导电层包括氮化钛与钛构成的复合层。
在本发明的动态随机存取存储器的电容器下电极的制造方法中，利用多晶硅模板层可以制造出外型轮廓良好(侧向蚀刻少)的开孔。而且，以衬层覆盖开孔所暴露的多晶硅模板层，可以避免后续形成的导体层与多晶硅模板层产生反应而形成金属硅化物。
此外，由于周边电路区上形成有绝缘层，不但可以消除存储单元区与周边电路区之间的高低差。绝缘层还可以避免后续移除存储单元区上的膜层(多晶硅模板层)时，蚀刻液渗入周边电路区而造成元件损害。而且在进行光刻工艺时，可以利用周边电路区、存储单元区以外的区域，例如芯片外区域、切割道区域等，作为对准掩模区域。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。
附图说明
图1A～1F为绘示本发明实施例的DRAM电容器工艺的剖面图。
附图标记说明
100：基底
102：存储单元区
104：周边电路区
106：导电结构
108：垫层
110：多晶硅模板层
112：绝缘层
114：支撑层
116：开孔
118：衬层
120：电容器下电极
122：封闭层
W1、W2：宽度
具体实施方式
图1A～1F为绘示本发明实施例的DRAM电容器工艺的剖面图。
请参照图1A，首先提供基底100。此基底100例如区分为存储单元区102与周边电路区104。在基底100的存储单元区102中已形成有多个MOS晶体管(未绘示)与多个导电结构106。导电结构106例如是源极区/漏极区的接触窗，或者是与源极区/漏极区的接触窗电性连接的插塞。接着，选择性地于基底100上形成垫层108。垫层108的材料例如是氮化硅或氧化硅。垫层108的形成方法例如是化学气相沉积法。
然后，在基底100的存储单元区102与周边电路区104上分别形成多晶硅模板层110与绝缘层112。在另一实施例中，在基底100的存储单元区102与周边电路区104上只形成多晶硅模板层110。于基底100的存储单元区102与周边电路区104上分别形成多晶硅模板层110与绝缘层112的步骤如下。
首先，在基底100上形成多晶硅层后，在基底100上形成图案化光致抗蚀剂层(未绘示)，以覆盖存储单元区102上的多晶硅层，并暴露出周边电路区104上的多晶硅层。然后，以图案化光致抗蚀剂层为掩模，移除部分多晶硅层，只留下存储单元区102上的多晶硅模板层110。移除图案化光致抗蚀剂层后，在基底100上形成绝缘材料层。之后，利用回蚀刻或者化学机械抛光等方式移除存储单元区102上的绝缘材料层，而只留下周边电路区104上的绝缘层112。此绝缘层112的材料例如以四乙氧基硅烷(TEOS)为反应气体，利用常压化学气相沉积法(APCVD)所形成的TEOS氧化硅、掺硼与磷的TEOS(BPTEOS)氧化硅、硼磷硅玻璃(BPSG)等材料。其中，存储单元区102上的多晶硅模板层110的表面与周边电路区104上的绝缘层112的表面大致维持同一平面或处于同一高度。
在另一实施例中，也可以先于基底100上形成绝缘材料层。然后，在基底100上形成图案化光致抗蚀剂层(未绘示)，以覆盖周边电路区104上的绝缘材料层，并暴露出存储单元区102上的绝缘材料层。然后，以图案化光致抗蚀剂层为掩模，移除存储单元区102上的绝缘材料层。移除图案化光致抗蚀剂层后，在基底100上形成多晶硅层。之后，利用回蚀刻或者化学机械抛光等方式移除周边电路区104上的多晶硅层，而只留下存储单元区102上的多晶硅模板层110。
由于周边电路区104上形成有绝缘层112，此绝缘层112可以避免后续移除存储单元区上的膜层(多晶硅模板层110)时，蚀刻液渗入周边电路区而造成元件损害。而且，在进行光刻工艺时，由于多晶硅不透光，因此周边电路区104上形成绝缘层112，则在进行例如光刻工艺时，亦可利用周边电路区104、存储单元区102以外的区域，例如芯片外区域、切割道区域等，作为对准掩模区域。此外，存储单元区102上的多晶硅模板层110的表面与周边电路区104上的绝缘层112的表面大致维持同一平面或处于同一高度，可以消除存储单元区102与周边电路区104之间的高低差，降低存储单元区102与周边电路区104之间的工艺差异性。
请参照图1B，在基底100上形成支撑层114，支撑层114的材料例如为氮化硅或氧化硅。支撑层114的形成方法例如为化学气相沉积法。接着形成图案化光致抗蚀剂层(未绘示)，其中有开孔图案，用以定义电容器下电极形成用的模板开孔。以图案化光致抗蚀剂层为掩模进行各向异性蚀刻，以形成穿过支撑层114及多晶硅模板层110的多个开孔116。若在多晶硅模板层110与基底100之间形成有垫层108，则在形成开孔116时，垫层108可作为蚀刻终止层。之后，移除图案化光致抗蚀剂层。多个开孔116例如具有宽度W。由于在进行各向异性蚀刻时，蚀刻多晶硅比蚀刻氧化硅容易，因此在制作具有高的高宽比(Aspect Ratio)的开孔时，采用多晶硅模板层可以制造出外型轮廓良好(侧向蚀刻少)的开孔。
请参照图1C，移除部分多晶硅模板层110，以增大开孔116的宽度W，使开孔116具有宽度W1。在另一实施例中，也可以不进行增大开孔116的宽度的步骤。
然后，在基底100上形成衬层118。衬层118的材料例如是氧化硅，衬层118的形成方法例如是热氧化法或化学气相沉积法。在本实施例中，采用化学气相沉积法形成衬层118，因此衬层118只覆盖于整个基底100上。在另一实施例中，若采用热氧化法形成衬层118，则衬层118会形成在开孔116所暴露的多晶硅模板层110上。此衬层118是避免后续形成的导电层与多晶硅模板层110产生反应，因此衬层118只要覆盖开孔116所暴露的多晶硅模板层110即可。
请参照图1D，移除部分衬层118与部分垫层108以暴露出基底100中的导电结构106。开孔116底部的部分衬层118被移除。移除部分衬层118与部分垫层108的方法例如是各向异性蚀刻法。此时，覆盖开孔116所暴露的多晶硅模板层110上的衬层118并不会被移除。然后，在基底100上形成实质上共形的导电层，其是形成在开孔116的底部及侧壁上以及支撑层114上。然后，移除支撑层114上的部分导电层，而形成多个电容器下电极120。移除支撑层114上的部分导电层的方法例如是回蚀刻法或化学机械抛光法。电容器下电极120的材料可为钛及/或氮化钛，厚度通常为10～300埃。在电容器下电极120与多晶硅模板层110之间形成有衬层118，此衬层118可以避免钛及/或氮化钛与多晶硅产生反应而形成硅化钛。
请参照图1E，接着形成封闭层122以封闭开孔116，其材料例如是氧化硅，且其厚度可为30～200nm。接着除去部分封闭层122及部分支撑层114以露出衬层118与多晶硅模板层110，其方法例如是干蚀刻法。
请参照图1F，接着除去剩余的封闭层122、衬层118以及多晶硅模板层110，其方法优选为湿蚀刻，使用氨水与氢氟酸溶液作为蚀刻液。后续完成DRAM电容器的工艺为本技术领域普通技术人员应知悉的技术，在此便不再赘述。
综上所述，在本发明的DRAM电容器工艺中，利用多晶硅模板层可以制造出外型轮廓良好(侧向蚀刻少)的开孔。而且，以衬层覆盖开孔所暴露的多晶硅模板层，可以避免钛及/或氮化钛(电容器下电极)与多晶硅(多晶硅模板层)产生反应而形成硅化钛。
由于周边电路区上形成有绝缘层，不但可以消除存储单元区与周边电路区之间的高低差。绝缘层还可以避免后续移除存储单元区上的膜层(多晶硅模板层)时，蚀刻液渗入周边电路区而造成元件损害。而且在进行光刻工艺时，可以利用周边电路区、存储单元区以外的区域，例如芯片外区域、切割道区域等，作为对准掩模区域。
虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何本领域一般技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定为准。

Claims (13)

1.一种动态随机存取存储器的电容器下电极的制造方法，包括：
提供基底，该基底包括存储单元区；
于该基底的该存储单元区上形成多晶硅模板层；
于该多晶硅模板层上形成支撑层；
形成穿过该支撑层、该多晶硅模板层的多个开孔；
至少于该开孔所暴露的该多晶硅模板层上形成衬层；
于该基底上形成实质上共形的导电层；
移除该支撑层上的该导电层，从而形成多个电容器下电极；
于该基底上方形成封闭层，以封闭该多个开孔；
除去部分该封闭层与部分该支撑层，以暴露出该衬层与该多晶硅模板层；以及
除去剩余的该封闭层、该衬层与该多晶硅模板层并保留部分该支撑层。
2.如权利要求1所述的动态随机存取存储器的电容器下电极的制造方法，其中该基底还包括周边电路区，在该基底的该存储单元区上形成该多晶硅模板层的步骤包括：
于该基底上形成多晶硅层；
移除该周边电路区上的该多晶硅层；以及
于该基底的该周边电路区上形成绝缘层。
3.如权利要求1所述的动态随机存取存储器的电容器下电极的制造方法，其中该基底还包括周边电路区，在该基底的该存储单元区上形成该多晶硅模板层的步骤包括：
于该基底上形成绝缘层；
移除该存储单元区上的该绝缘层；以及
于该基底的该存储单元区上形成多晶硅层。
4.如权利要求1所述的动态随机存取存储器的电容器下电极的制造方法，其中该衬层的形成方法包括热氧化法或化学气相沉积法。
5.如权利要求1所述的动态随机存取存储器的电容器下电极的制造方法，其中形成穿过该支撑层、该多晶硅模板层的多个开孔的步骤之后，还包括：
移除部分该多晶硅模板层，以增大该多个开孔的宽度。
6.如权利要求5所述的动态随机存取存储器的电容器下电极的制造方法，其中移除部分该多晶硅模板层，以增大该多个开孔的宽度的方法包括湿蚀刻。
7.如权利要求5所述的动态随机存取存储器的电容器下电极的制造方法，其中该衬层的形成方法包括热氧化法或化学气相沉积法。
8.如权利要求1所述的动态随机存取存储器的电容器下电极的制造方法，其中于该基底的该存储单元区上形成该多晶硅模板层的步骤前，还包括于该基底上形成垫层。
9.如权利要求8所述的动态随机存取存储器的电容器下电极的制造方法，其中于该基底上形成该导电层的步骤前，还包括移除一部分该衬层以及一部分该垫层已暴露该基底中的导电结构。
10.如权利要求1所述的动态随机存取存储器的电容器下电极的制造方法，其中除去剩余的该封闭层、该衬层与该多晶硅模板层的方法包括湿蚀刻。
11.如权利要求1所述的动态随机存取存储器的电容器下电极的制造方法，其中该多晶硅模板层的形成方法包括化学气相沉积法。
12.如权利要求1所述的动态随机存取存储器的电容器下电极的制造方法，其中该支撑层的材料包括氮化硅或氧化硅。
13.如权利要求1所述的动态随机存取存储器的电容器下电极的制造方法，其中该导电层包括氮化钛与钛构成的复合层。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013008732A (ja) * 2011-06-22 2013-01-10 Elpida Memory Inc 半導体装置の製造方法
US8872339B2 (en) * 2012-02-10 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductors structure with elements having different widths and methods of making the same
KR101934421B1 (ko) 2012-11-13 2019-01-03 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
KR102195147B1 (ko) 2014-07-18 2020-12-24 삼성전자주식회사 커패시터를 포함하는 반도체 장치 및 그 제조 방법
CN107393909B (zh) * 2017-07-25 2018-11-16 长鑫存储技术有限公司 双面电容器及其制造方法
US11264389B2 (en) * 2020-06-03 2022-03-01 Nanya Technology Corporation Stack capacitor structure and method for forming the same
US11997845B2 (en) 2021-01-29 2024-05-28 Changxin Memory Technologies, Inc. Method for manufacturing semiconductor structure and semiconductor structure
CN114823540A (zh) * 2021-01-29 2022-07-29 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
CN113097067B (zh) * 2021-03-29 2024-04-02 长江存储科技有限责任公司 半导体器件及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222722B1 (en) * 1998-04-02 2001-04-24 Kabushiki Kaisha Toshiba Storage capacitor having undulated lower electrode for a semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5068707A (en) * 1990-05-02 1991-11-26 Nec Electronics Inc. DRAM memory cell with tapered capacitor electrodes
US5650349A (en) * 1995-03-07 1997-07-22 Micron Technology, Inc. Process for enhancing refresh in dynamic random access memory device
KR100465865B1 (ko) * 2000-06-30 2005-01-13 주식회사 하이닉스반도체 반도체메모리장치의 스토리지노드 전극 제조방법
JP4540899B2 (ja) * 2001-09-13 2010-09-08 パナソニック株式会社 半導体装置の製造方法
TW594919B (en) * 2003-08-12 2004-06-21 Nanya Technology Corp Method of fabricating a buried plate of a deep trench capacitor
KR100647482B1 (ko) * 2004-09-16 2006-11-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR100709450B1 (ko) * 2005-07-22 2007-04-18 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR100772777B1 (ko) 2006-05-25 2007-11-01 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR101408808B1 (ko) * 2008-07-24 2014-07-02 삼성전자주식회사 게이트 전극 내부에 브리지 타입 스페이서를 갖는 게이트전극 및 그 게이트 전극을 이용하는 반도체 장치 및 그제조 방법
JP2011108927A (ja) * 2009-11-19 2011-06-02 Elpida Memory Inc 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222722B1 (en) * 1998-04-02 2001-04-24 Kabushiki Kaisha Toshiba Storage capacitor having undulated lower electrode for a semiconductor device

Also Published As

Publication number Publication date
TWI440166B (zh) 2014-06-01
CN102339797A (zh) 2012-02-01
US8846485B2 (en) 2014-09-30
TW201203518A (en) 2012-01-16
US20120015494A1 (en) 2012-01-19

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