JP2001185701A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＲＡＭメモリセルのコンタクトホール形成
のプロセスマージンを向上する。 【解決手段】 半導体基板の主面上のＭＩＳＦＥＴを形
成後、層間絶縁膜を形成し、この層間絶縁膜上にネガ型
のフォトレジスト膜を形成する。フォトレジスト膜に第
１段階の露光を行い、ワード線の延在方向と同じＹ方向
に延在する直線パターンからなる位相シフトマスクを用
いて照射領域Ｆに光を照射する。次に、同じフォトレジ
スト膜に第２段階の露光を行い、活性領域Ｌの長辺方向
と同じＡ方向に延在する直線パターンからなる位相シフ
トマスクを用いて照射領域Ｇに光を照射する。その後、
非照射領域のフォトレジスト膜を除去してマスクを形成
し、異方性エッチングを施してコンタクトホールを形成
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関する。

【０００２】

【従来の技術】ＤＲＡＭのメモリセルは、一般に、半導
体基板の主面上にマトリクス状に配置された複数のワー
ド線と複数のビット線との交点に配置される。１個のメ
モリセルは、それを選択する１個のＭＩＳＦＥＴ(Metal
Insulator Semiconductor Field Effect Transistor）
と、このＭＩＳＦＥＴに直列に接続された１個の情報蓄
積用容量素子（キャパシタ）とで構成される。

【０００３】メモリセル選択用のＭＩＳＦＥＴは、周囲
を素子分離領域で囲まれた活性領域に形成され、主とし
て、ゲート酸化膜、ワード線と一体に構成されたゲート
電極およびソース、ドレインを構成する一対の半導体領
域で構成される。このＭＩＳＦＥＴは、通常１つの活性
領域に２個形成され、２つのＭＩＳＦＥＴの一方のソー
ス・ドレイン（半導体領域）が前記活性領域の中央部で
共有される。ビット線は、前記ＭＩＳＦＥＴの上部に配
置され、共有された前記半導体領域と電気的に接続され
る。キャパシタは、同じく前記ＭＩＳＦＥＴの上部に配
置され、上記ソース、ドレインの他方と電気的に接続さ
れる。

【０００４】前記のような構成のＤＲＡＭは、たとえば
特開平１１−２６７１２号公報に開示されている。

【０００５】

【発明が解決しようとする課題】このような構成のＤＲ
ＡＭを高集積化すると、ビット線あるいはキャパシタと
半導体基板とを電気的に接続するための接続部材（プラ
グ）を形成する工程において以下のような問題が生じ
る。

【０００６】すなわち、従来のＤＲＡＭのメモリセル領
域では、図４０（ａ）に示すように、素子（ＤＲＡＭ選
択用のＭＩＳＦＥＴ）が形成される活性領域４０１が、
ワード線（ＭＩＳＦＥＴのゲート電極）の方向（ｙ方
向）と垂直な方向（ｘ方向）に形成され、ビット線は活
性領域４０１と同じ方向（ｘ方向）に形成される。この
とき、キャパシタあるいはビット線に接続するためのコ
ンタクトホール４０２は、活性領域４０１の両端部およ
び中央部に形成される。これらコンタクトホール４０２
は、図示するように、その中心点を結ぶ図形が正方形４
０３になる。このように隣接すコンタクトホール４０２
の間隔が互いに等しいため、隣接するコンタクトホール
４０２との関係では位相が１８０度相違するレベンソン
型の位相シフトマスクを用いてフォトリソグラフィの解
像度を向上することが可能である。なお、図４０（ｂ）
に示すように、活性領域４０１がｙ方向に揃えて形成さ
れた場合でも同様である。

【０００７】ところが、図４１（ａ）に示すように、２
５６Ｍビットあるいは１Ｇビット以上の集積度を実現す
るＤＲＡＭでは、いわゆる１交点セル方式が採用され
る。１交点セルの関する技術は、特に開示されたものは
ないが、本出願人による特願平１１−１６６３２０号が
ある。１交点セルのＤＲＡＭメモリセルのうち、活性領
域４０４がビット線とは平行には、また、ワード線とは
垂直には形成されず、斜め方向に形成した場合、このよ
うな活性領域４０４に接続するようにコンタクトホール
４０５を形成すると、互いに隣接するコンタクトホール
４０５の中心点を結ぶ図形４０６は菱形となる。この場
合、近接するコンタクトホール４０５間に位相シフトの
技術を適用しても、同相のコンタクトホール４０５が近
接して形成される部分が生じる（矢印間に「近い」と表
示した部分）。このような同相のコンタクトホール４０
５が近接した場合、コンタクトホール４０５間の解像に
不良が生じ、パターンが繋がってしまう、あるいは、パ
ターン形状が変形してしまう可能性がある。特に高集積
化を指向する場合にこの問題は大きい。

【０００８】一方、上記問題を回避するため、たとえば
ビット線に接続するコンタクトホールパターンとキャパ
シタに接続するコンタクトホールパターンとを別々にマ
スク形成し、露光工程を２回に分ける方法が考え得る。
すなわち、ビット線に接続するコンタクトホールパター
ンを露光し、その後キャパシタに接続するコンタクトホ
ールパターンを露光する。このように一部のコンタクト
ホールパターンについて露光を行うため、パターン間の
間隔が大きくなり、コンタクトホールパターンの変形、
繋がりの問題は回避できる。しかし、露光を２回に分け
ると、両者のパターンが相対的にずれる問題がある。

【０００９】本発明の目的は、メモリセルのコンタクト
ホールの形成を簡便に高精度に行える技術を提供するこ
とにある。

【００１０】また、本発明の目的は、ＤＲＡＭメモリセ
ルのコンタクトホール形成のプロセスマージンを向上す
ることにある。

【００１１】また、本発明の目的は、ＤＲＡＭを含む半
導体集積回路装置の歩留まりを向上することにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１４】本発明の半導体集積回路装置の製造方法
は、半導体基板の主面に素子分離領域を形成し、素子分
離領域で規定されＡ方向に長辺または長径を有する長方
形状または楕円形状その他任意の長辺または長径を有す
る平面パターンの活性領域を複数形成し、半導体基板の
主面上にＡ方向とは異なるＢ方向に延在する直線パター
ンからなるストライプパターンのゲート電極を形成し、
ゲート電極を覆う絶縁膜を形成し、絶縁膜上にネガ型の
フォトレジスト膜を塗布し、フォトレジスト膜を第１お
よび第２の段階に分けて露光し、露光における何れの段
階においても光が照射されなかった領域のフォトレジス
ト膜を選択的に除去し、パターニングされたフォトレジ
スト膜の存在下でエッチングを施し、絶縁膜にコンタク
トホールを形成する工程を有し、第１の段階の露光で
は、Ａ方向とは相違するＣ方向に延在する直線パターン
からなるストライプパターンで露光され、第２の段階の
露光では、Ｃ方向とは相違するＤ方向に延在する直線パ
ターンからなるストライプパターンで露光され、第１お
よび第２の段階の露光では、活性領域の両端部および中
央部が露光されないものである。

【００１５】このような半導体集積回路装置の製造方法
では、第１および第２の段階の露光でストライプパター
ンの露光を行うため、位相シフトマスクを用いることが
でき、解像限界を向上できる。また、第２段階の露光パ
ターンは第１段階の露光パターンに対して所定の角度を
なして露光される。この２段階の露光で光照射されない
領域が選択的に除去され、この領域にコンタクトホール
が形成されることとなるが、このコンタクトホールは２
つのストライプパターンにより形成されるため、スルー
ホールパターン間の相対的なズレは生じない。同様の理
由でスルーホールの寸法差も生じない。このため、スル
ーホール加工の精度が向上し、第１段階と第２段階の露
光パターンに対する合わせ精度に対する要求を低くでき
る。この結果、比較的容易にスルーホール加工を行うこ
とができ、加工精度の向上、あるいは加工時のマージン
を向上して半導体集積回路装置の信頼性を向上できる。

【００１６】なお、１交点メモリセルの場合、ワード線
に平行でメモリセルアレイを横切る長さのストライプパ
ターンと、活性領域に平行でメモリセルアレイを横切る
長さのストライプパターンとでメモリセルコンタクトを
形成できる。この場合、全ての孔（コンタクトホール）
は活性領域上に形成される。これに対し、２交点セルの
場合、素子分離領域上にも不要な孔が形成される。不要
な孔には接続部材の形成と同時に導電体が形成されるた
め、その存在は、ワード線の寄生容量を増加し、ＤＲＡ
Ｍの読み出し、書き込みの速度を低下させる要因とな
る。しかし、本発明を１交点セルに適用する場合には、
このような不具合は生じない。

【００１７】また、本発明の半導体集積回路装置の製造
方法は、半導体基板の主面に素子分離領域を形成し、素
子分離領域で規定されＡ方向に長辺または長径を有する
長方形状または楕円形状その他任意の長辺または長径を
有する平面パターンの活性領域を形成し、半導体基板の
主面上にＡ方向とは異なる方向に延在する直線パターン
からなるストライプパターンのゲート電極を形成し、ゲ
ート電極を覆う第１絶縁膜を形成し、第１絶縁膜に対し
てエッチング選択比を有する第２絶縁膜を形成し、第２
絶縁膜上にフォトレジスト膜を塗布し、活性領域の両端
部および中央部上にフォトレジスト膜が残存しないよう
にフォトレジスト膜をストライプ状にパターニングし、
パターニングされたフォトレジスト膜の存在下で第１お
よび第２絶縁膜にエッチングを施し、活性領域の両端部
および中央部のみを露出し、半導体基板の全面に導電膜
を形成し、導電膜を研磨して活性領域の両端部および中
央部上にのみ導電膜を残存させる工程を有するものであ
る。

【００１８】このような半導体集積回路装置の製造方法
によれば、前記した発明の第１段階の露光に相当するパ
ターンがゲート電極とその上層に形成されたエッチング
選択比を有する第１絶縁膜のパターンである。前記発明
の第２段階の露光に相当するパターンを本発明ではフォ
トレジスト膜により実現する。このように本発明では、
２つのストライプパターン（ゲート電極パターンとフォ
トレジスト膜パターン）を組み合わせて、前記した発明
と同様のスルーホールを形成できる。

【００１９】なお、第１の段階の露光パターンは、Ｂ方
向に平行な方向の直線パターンからなるストライプパタ
ーンであり、第２段階の露光パターンまたは第２絶縁膜
上に形成されたフォトレジスト膜のパターンは、Ａ方向
に平行な方向の直線パターンからなるストライプパター
ン、または、Ａ方向に平行な方向の直線パターンからな
るストライプパターンのゲート電極に対する対称パター
ンとすることができる。

【００２０】また、互いに隣接するコンタクトホールま
たは活性領域上の導電膜の中心点を結んだ図形の平面形
状は、菱形とすることができる。

【００２１】また、第１または第２段階の露光パターン
のうち、メモリセルアレイ領域の外側の周辺回路領域を
露光するパターンにおいては、メモリセルアレイ内の直
線パターンの数を奇数とし、あるいは、メモリセルアレ
イの端部の未露光領域となる部分に露光領域を設けるこ
とができる。このように、メモリセルアレイ内の直線パ
ターン（露光領域）の数を奇数にすると、レベンソン型
マスクを用いた場合に、メモリセルアレイ領域の端部の
位相を同相にすることができ、周辺回路のパターンを同
時に形成することができる。また、メモリセルアレイの
端部の未露光領域となる部分に露光領域を設けることに
より、不要な孔の形成を防止することができる。

【００２２】本発明の半導体集積回路装置は、半導体基
板の主面の素子分離領域と、素子分離領域で規定されＡ
方向に長辺または長径を有する長方形状または楕円形状
その他任意の長辺または長径を有する平面パターンの活
性領域と、主面上に形成されＡ方向とは異なるＢ方向に
延在する直線パターンのゲート電極と、ゲート電極を覆
う絶縁膜と、絶縁膜に形成され活性領域の両端部に接す
る第１接続部材と、絶縁膜に形成され活性領域の中央部
に接する第２接続部材とを有するものであって、第１お
よび第２接続部材が同一の工程で形成されたものであ
り、互いに隣接する第１または第２接続部材の中心点を
結んだ図形の平面形状は、菱形である。

【００２３】このような半導体集積回路装置は、前記し
た製造方法により形成でき、高集積化に適した構造を提
供できる。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００２５】（実施の形態１）図１は、本発明の一実施
の形態（実施の形態１）のＤＲＡＭを形成した半導体チ
ップの全体平面図である。図示のように、単結晶シリコ
ンからなる半導体チップ１Ａの主面には、Ｙ方向（半導
体チップ１Ａの長辺方向）およびＸ方向（半導体チップ
１Ａの短辺方向）に沿って多数のメモリアレイＭＡＲＹ
がマトリクス状に配置されている。Ｙ方向に沿って互い
に隣接するメモリアレイＭＡＲＹの間にはセンスアンプ
ＳＡが配置されている。半導体チップ１Ａの主面の中央
部には、ワードドライバＷＤ、データ線選択回路などの
制御回路や、入出力回路、ボンディングパッドなどが配
置されている。

【００２６】図２〜図２８は、実施の形態１のＤＲＡＭ
の製造工程の一例を工程順に示した平面図または断面図
である。図２〜図２８において、平面図はＤＲＡＭのメ
モリセル領域について示し、周辺回路領域は省略してい
る。断面図は、平面図に図示したＡ−Ａ線またはＢ−Ｂ
線の断面を示し、各断面図の下部にＡＡあるいはＢＢの
何れかを表示して平面図におけるＡ−Ａ線またはＢ−Ｂ
線の何れの断面であるかを示している。

【００２７】まず、図２の平面図および図３の断面図に
示すように、半導体基板１の主面に素子分離領域２を形
成し、ＭＩＳＦＥＴ素子が形成される活性領域Ｌを規定
する。

【００２８】ｐ型で比抵抗が１０Ωcm程度の単結晶シリ
コンからなる半導体基板１を用意し、前記半導体基板１
の主面に素子分離領域２を形成する。ここでは単結晶シ
リコンの半導体基板１を例示するが、表面に単結晶シリ
コン層を有するＳＯＩ（Silicon On Insulator）基板、
あるいは、表面に多結晶シリコン膜を有するガラス、セ
ラミックス等の誘電体基板であってもよい。

【００２９】素子分離領域２の形成は、たとえば膜厚１
０nm程度の薄いシリコン酸化膜（図示せず）および膜厚
１４０nm程度のシリコン窒化膜（図示せず）を半導体基
板１上に堆積し、フォトレジスト膜（図示せず）をマス
クにして、前記シリコン窒化膜およびシリコン酸化膜を
パターニングする。このパターニングされたシリコン窒
化膜をマスクとして半導体基板１をドライエッチング
し、半導体基板１に深さ３００〜４００nm程度の溝３を
形成する。溝３の内壁に生じたダメージ層を除去するた
めに、薄い（膜厚１０nm程度の）シリコン酸化膜４を溝
３の内壁に形成し、たとえばオゾン（Ｏ₃）とテトラエ
トキシシラン（ＴＥＯＳ）とをソースガスに用いたプラ
ズマＣＶＤ法で堆積されたシリコン酸化膜（ＴＥＯＳ酸
化膜、図示せず）を３００〜４００nm程度の膜厚で堆積
する。このＴＥＯＳ酸化膜をＣＭＰ法により研磨して溝
３以外の領域のＴＥＯＳ酸化膜を除去し、溝３の内部に
これを残して素子分離領域２を形成する。

【００３０】素子分離領域２で囲まれた活性領域Ｌは、
図２に示すように、Ａ方向に長辺を有する長方形状であ
る。ここで長方形状という場合、長方形の角部は丸みを
帯びた形状を含む。すなわち図２に示すような角部に丸
みがもつ細長い形状も長方形状に含むものとする。ま
た、ここでは長方形状を例示しているが、楕円形状でも
良い。すなわち、活性領域Ｌは長辺または長径を有する
平面パターンであればよい。また、活性領域Ｌは、後に
説明するワード線（ゲート電極）あるいはビット線と直
交あるいは平行には形成されず、各々所定の角度で交差
するように形成される。すなわち、後に説明するように
ワード線はＹ方向に延在する直線パターンで形成され、
ビット線はＸ方向に延在する直線パターンで形成される
が、本実施の形態のＤＲＡＭメモリセルでは、活性領域
Ｌの長辺は、Ｘ方向あるいはＹ方向に平行あるいは垂直
な方向ではないＡ方向に形成される。このような活性領
域Ｌのパターンは、いわゆる１交点セルのメモリセルで
採用されるパターンである。

【００３１】次に、半導体基板１の表面に残存している
シリコン酸化膜およびシリコン窒化膜をたとえば熱リン
酸を用いたウェットエッチングで除去した後、メモリア
レイと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴを形
成する領域）にｐ型不純物、たとえばＢ（ホウ素）をイ
オン打ち込みしてｐ型ウエル５を形成する。本工程に前
後して周辺回路領域にｐ型およびｎ型ウェルを形成でき
る。また、このイオン打ち込みに続いて、ＭＩＳＦＥＴ
のしきい値電圧を調整するための不純物、たとえばＢＦ
₂（フッ化ホウ素）をイオン打ち込みする。なお、メモ
リセルを形成する領域（メモリアレイ）の半導体基板１
にｎ型不純物、たとえばＰ（リン）をイオン打ち込みし
て深い領域にｎ型半導体領域を形成してもよい。このｎ
型半導体領域は、入出力回路などから半導体基板１を通
じてメモリアレイのｐ型ウエル５にノイズが侵入するの
を防止するために形成される。

【００３２】次に、半導体基板１の表面をたとえばＨＦ
（フッ酸）系の洗浄液を使って洗浄した後、図４および
図５に示すように、メモリセル選択用のＭＩＳＦＥＴＱ
ｓのゲート電極となるワード線ＷＬを形成する。なお、
周辺回路領域では、本工程と同時に周辺回路のＭＩＳＦ
ＥＴのゲート電極が形成される。

【００３３】半導体基板１を８５０℃程度でウェット酸
化してｐ型ウエル５の表面に膜厚７nm程度の清浄なゲー
ト酸化膜６を形成し、ゲート電極およびキャップ絶縁
膜、さらに低濃度不純物半導体領域を形成する。

【００３４】ゲート酸化膜６の上部にゲート電極７を形
成する。ゲート電極７は、メモリセル選択用ＭＩＳＦＥ
Ｔの一部を構成し、活性領域以外の領域ではワード線Ｗ
Ｌとして使用される。このゲート電極７（ワード線Ｗ
Ｌ）の幅、すなわちゲート長は、メモリセル選択用ＭＩ
ＳＦＥＴの短チャネル効果を抑制して、しきい値電圧を
一定値以上に確保できる許容範囲内の最小寸法で構成さ
れる。また、隣接するゲート電極７（ワード線ＷＬ）同
士の間隔は、フォトリソグラフィの解像限界で決まる最
小寸法で構成される。なお、周辺回路領域では、この段
階で周辺回路用ＭＩＳＦＥＴのゲート電極が形成され
る。

【００３５】ゲート電極７（ワード線ＷＬ）は、たとえ
ばＰ（リン）などのｎ型不純物がドープされた膜厚７０
nm程度の多結晶シリコン膜を半導体基板１上にＣＶＤ法
で堆積し、次いでその上部に膜厚５０nm程度のＷＮ（タ
ングステンナイトライド）膜と膜厚１００nm程度のＷ膜
とをスパッタリング法で堆積し、さらにその上部に膜厚
１５０nm程度のシリコン窒化膜８をＣＶＤ法で堆積した
後、フォトレジスト膜をマスクにしてこれらの膜をパタ
ーニングすることにより形成する。パターニングされた
シリコン窒化膜８はキャップ絶縁膜として機能する。Ｗ
Ｎ膜は、高温熱処理時にＷ膜と多結晶シリコン膜とが反
応して両者の界面に高抵抗のシリサイド層が形成される
のを防止するバリア層として機能する。バリア層は、Ｗ
Ｎ膜の他、ＴｉＮ（チタンナイトライド）膜などを使用
することもできる。

【００３６】ゲート電極７（ワード線ＷＬ）およびその
上部にパターニングされたシリコン窒化膜８は、図５に
示すように、直線パターンで形成される。その直線パタ
ーンはＹ方向に延在して形成される。

【００３７】次に、フォトレジスト膜を除去し、フッ酸
などのエッチング液を使って半導体基板１の表面に残っ
たドライエッチング残渣やフォトレジスト残渣などを除
去した後、図６に示すように、ｐ型ウエル５にｎ型不純
物、たとえばＰ（リン）をイオン打ち込みしてゲート電
極７の両側のｐ型ウエル５にｎ型半導体領域９を形成す
る。これにより、メモリアレイにメモリセル選択用ＭＩ
ＳＦＥＴＱｓが形成される。なお、本工程に前後して周
辺回路領域にもｐ型あるいはｎ型の不純物がイオン注入
され、周辺回路のＭＩＳＦＥＴが形成される。

【００３８】次に、半導体基板１上にＣＶＤ法で膜厚５
０〜１００nm程度のシリコン窒化膜１０を堆積する。シ
リコン窒化膜１０は、後に説明する接続孔を開口する際
の過剰なエッチングを防止するためのエッチングストッ
パとして機能する。なお、メモリセル領域のシリコン窒
化膜１０をフォトレジスト膜で覆い、周辺回路のシリコ
ン窒化膜１０を異方性エッチングすることにより、周辺
回路のゲート電極側壁にサイドウォールスペーサを形成
し、その後、周辺回路領域のｎ型ウエルおよびｐ型ウェ
ルに高濃度の半導体領域を形成して周辺回路領域にＬＤ
Ｄ(Lightly Doped Drain) 構造を備えたｐチャネル型Ｍ
ＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎが
形成される。

【００３９】次に、図７に示すように、半導体基板１上
にたとえばＳＯＧ（Spin On Glass）膜あるいはＴＥＯ
Ｓ酸化膜、またはそれらの積層膜からなるシリコン酸化
膜１１を堆積した後、このシリコン酸化膜１１をＣＭＰ
法で研磨してその表面を平坦化する。なお、ＣＭＰ法で
研磨されたときに生じた前記シリコン酸化膜１１の表面
の微細な傷を補修するためにシリコン酸化膜１１の上部
に膜厚１００nm程度の薄いシリコン酸化膜を堆積しても
良い。

【００４０】さらに、シリコン酸化膜１１上にフォトレ
ジスト膜ＰＲを塗布する。フォトレジスト膜ＰＲは、た
とえばスピン塗布法により形成し、プリベークを行って
固化する。フォトレジスト膜ＰＲは、ネガ型のフォトレ
ジスト材料を用いる。

【００４１】次に、フォトレジスト膜ＰＲへの露光工程
を説明する。図８は、本実施の形態で用いる縮小投影露
光装置の一例を示す概念図である。縮小投影露光装置２
００は、例えば縮小率が１／４、露光光はＫｒＦエキシ
マレーザ（波長λ＝０．２４８μｍ）、コヒーレンシσ
が０．３以下、好ましくは０．１以下、投影光学レンズ
の開口特性ＮＡが０．６８のスキャナである。

【００４２】縮小投影露光装置２００の露光光源２００
ａから放射された露光光は、フライアイレンズ２００
ｂ、コンデンサレンズ２００ｃ，２００ｄおよびミラー
２００ｅを介して位相シフトマスク２０１に照射され
る。位相シフトマスク２０１には、場合に応じてペリク
ル２０３が設けられている。ペリクル２０３は、位相シ
フトマスク２０１に異物が付着することに起因するパタ
ーンの転写不良を防止するための部材である。位相シフ
トマスク２０１に描かれたパターンは、投影レンズ２０
０ｆを介して試料台２００ｇ上の半導体ウエハ２０４
（半導体基板１）の主面上に塗布されたフォトレジスト
膜（ＰＲ）に転写される。位相シフトマスク２０１は、
その平面の中心と投影レンズ２００ｆの光軸との相対的
な平面位置が正確に合わされた状態でマスクステージ２
００ｈ上に載置されている。マスクステージ２００ｈ
は、位相シフトマスク２０１の主面に水平な方向および
垂直な方向に移動可能な状態で設置されている。このマ
スクステージ２００ｈの移動は、マスク位置制御手段２
００ｉによって制御されている。試料台２００ｇは、Ｚ
ステージ２００ｊ上に載置されている。Ｚステージ２０
０ｊは、投影レンズ２００ｆの光軸方向（図８の上下方
向）に移動可能な状態でＸＹステージ２００ｋ上に設置
されている。ＸＹステージ２００ｋは、半導体ウエハ２
０４の主面に水平な方向であって互いに交差するＸおよ
びＹの方向に移動可能な状態で設置されている。このよ
うなＺステージ２００ｊおよびＸＹステージ２００ｋ
は、主制御系２００ｍからの制御命令に応じて、それぞ
れの駆動手段２００ｐ、２００ｑによって駆動される。
したがって、半導体ウエハ２０４を所望の露光位置に移
動させることが可能となっている。その平面位置は、Ｚ
ステージ２００ｊに固定されたミラー２００ｒの位置と
して、レーザ測長器２００ｓによって正確にモニタされ
ている。

【００４３】図９は、縮小投影露光装置２００で用いる
位相シフトマスク（レチクル）２０１の一例を示した平
面図である。本実施の形態では、６チップ分のパターン
が形成された位相シフトマスクを例示する。チップ１に
相当するチップパターン１Ｐが６チップ分形成されてい
る。

【００４４】図１０は、チップパターン１Ｐのメモリセ
ル部分を拡大して示した平面図である。このパターンに
よりフォトレジスト膜ＰＲに第１段階の露光を行う。こ
の第１段階の露光で用いるパターンは、ワード線ＷＬが
延在する方向と同じＹ方向に延在する直線パターンがス
トライプ状に形成されたパターンＰ１である。

【００４５】図１１（ａ）は、図１０に示す領域の位相
シフトマスク２０１の要部拡大断面図である。位相シフ
トマスク２０１は、基板２０１Ａにストライプ状のパタ
ーンＰ１が形成され、光が透過する部分には１つ置きに
位相シフト材料２０１Ｓが形成されている。基板２０１
Ａはたとえば石英ガラスからなり、パターンＰ１はクロ
ム等の金属で構成される。位相シフト材料２０１Ｓは、
たとえばシリコン酸化膜（石英）からなり、隣接する透
過部分を透過する光と比較してその位相差が１８０度に
なるように膜厚が調整されている。

【００４６】なお、位相シフトマスク２０１は、図１１
（ｂ）に示すように、基板２０１Ａの厚さを変えて、隣
接する領域の透過光の位相差が１８０度になるように調
整されたシフタ部２０１Ｓ２を有するようにしても良
い。

【００４７】このような位相シフトマスク２０１と前記
した縮小投影露光装置２００を用いて、前記フォトレジ
スト膜ＰＲに露光を行う。図１２は、Ｙ方向に延在する
パターンＰ１がどの様に露光されるかを示した平面図で
ある。図１２において斜線で示した領域Ｆが光照射され
た領域である。図１２に示すように、この段階（第１段
階）での露光では、ワード線ＷＬパターンの領域に照射
領域Ｆが重なるように露光する。すなわち、活性領域Ｌ
の両端部および中央部に露光されないようにパターンＰ
１の位置決めを行う。

【００４８】次に、前記同様の縮小投影露光装置２００
を用い、位相シフトマスク２０１を入れ替えて第２段階
の露光を行う。図１３は、この段階で用いる位相シフト
マスク２０１のメモリセル部分を拡大して示した平面図
である。このパターンにより前記フォトレジスト膜ＰＲ
に第２段階の露光を行う。この第２段階の露光で用いる
パターンは、ワード線ＷＬの延在方向（Ｙ方向）、ある
いは後に説明するビット線の延在方向（Ｘ方向）とも相
違し、活性領域Ｌの長辺または長径方向と同じＡ方向に
延在する直線パターンがストライプ状に形成されたパタ
ーンＰ２である。このパターンＰ２が形成された位相シ
フトマスク２０１の断面は、図１１と同様である。

【００４９】図１４は、Ａ方向に延在するパターンＰ２
がどの様に露光されるかを示した平面図である。図１４
において斜線で示した領域Ｇが光照射された領域であ
る。図１４に示すように、この第２段階での露光では、
活性領域Ｌが形成されていない領域上に照射領域Ｇが重
なるように露光する。すなわち、活性領域Ｌの両端部お
よび中央部に露光されないようにパターンＰ２の位置決
めを行う。

【００５０】このようにして露光された露光領域Ｈを示
したのが図１５である。すなわち、２回の露光で、前記
フォトレジスト膜ＰＲは、図１５に示すような露光領域
Ｈで露光される。この後、適当な薬液を用いてフォトレ
ジスト膜ＰＲを現像し、露光されていない領域を除去す
る。フォトレジスト膜ＰＲとしてネガ型のフォトレジス
ト材料を用いているので、露光領域Ｈの領域が残るよう
に現像される。さらにポストベークを施してパターニン
グされたフォトレジスト膜ＰＲをマスクとする。

【００５１】次に、パターニングされたフォトレジスト
膜ＰＲをマスクにしたドライエッチングで、コンタクト
ホール１２を形成する。コンタクトホール１２が形成さ
れる平面位置を図１７に示す。図１７では、コンタクト
ホール１２は円形に描かれているが、前記したようにコ
ンタクトホール１２を形成するためのマスク（フォトレ
ジスト膜ＰＲ）の開口形状は菱形であり、形成されるコ
ンタクトホール１２は、実際には楕円形状になる。

【００５２】コンタクトホール１２は、ｎ型半導体領域
９（ソース、ドレイン）の上部のシリコン酸化膜１１お
よびシリコン窒化膜１０をエッチングすることにより形
成する。このエッチングは、まず、シリコン窒化膜１０
に対するシリコン酸化膜１１のエッチングレートが大き
くなるような条件の第１段階のエッチングを行って、ｎ
型半導体領域９や素子分離溝３の上部を覆っているシリ
コン窒化膜１０が完全には除去されないようにする。続
いて、シリコン酸化膜（ゲート酸化膜６および素子分離
溝３内のシリコン酸化膜）に対するシリコン窒化膜１０
のエッチングレートが大きくなるような条件の第２段階
のエッチングを行い、ｎ型半導体領域９の上部のシリコ
ン窒化膜１０とゲート酸化膜６とを除去する。このよう
にしてｎ型半導体領域９や素子分離溝３が深く削れない
ようにする。また、このエッチングは、シリコン窒化膜
１０が異方的にエッチングされるような条件で行い、ゲ
ート電極７（ワード線ＷＬ）の側壁にシリコン窒化膜１
０が残るようにする。これにより、フォトリソグラフィ
の解像限界以下の微細な径を有するコンタクトホール１
２がゲート電極７（ワード線ＷＬ）に対して自己整合で
形成される。コンタクトホール１２をゲート電極７（ワ
ード線ＷＬ）に対して自己整合で形成するには、あらか
じめシリコン窒化膜１０を異方性エッチングしてゲート
電極７（ワード線ＷＬ）の側壁にサイドウォールスペー
サを形成しておいてもよい。

【００５３】次に、フォトレジスト膜ＰＲを除去した
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、コンタクトホール１２の底部に露出した基
板表面のドライエッチング残渣やフォトレジスト残渣な
どを除去し、図１８に示すように、コンタクトホール１
２の内部にプラグ１３を形成する。プラグ１３は、シリ
コン酸化膜１１の上部にｎ型不純物（たとえばＰ（リ
ン））をドープした多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をＣＭＰ法で研磨してコ
ンタクトホール１２の内部に残すことにより形成する。

【００５４】次に、図１９に示すように、シリコン酸化
膜１１の上部に膜厚２００nm程度のシリコン酸化膜１４
を堆積し、このシリコン酸化膜１４にスルーホール１５
を形成する。スルーホール１５の形成位置は図２０に示
す。その後、スルーホール１５内にプラグ１６を形成
し、さらにプラグ１６に接続されるビット線ＢＬをシリ
コン酸化膜１４上に形成する。

【００５５】プラグ１６の形成は、まずシリコン酸化膜
１４の上部に膜厚５０nm程度のＴｉ膜をスパッタリング
法で堆積し、半導体基板１を８００℃程度で熱処理す
る。次いで、Ｔｉ膜の上部に膜厚５０nm程度のＴｉＮ膜
をスパッタリング法で堆積し、さらにその上部に膜厚１
５０nm程度のＷ膜を堆積する。その後、ＣＭＰを施して
スルーホール１５内にのみ前記薄膜が残存するようにシ
リコン酸化膜１４上の薄膜を除去する。Ｔｉ膜を堆積し
た後、半導体基板１を８００℃程度で熱処理することに
より、Ｔｉ膜と下地Ｓｉとが反応し、プラグ１３の表面
に低抵抗のＴｉＳｉ₂（チタンシリサイド）層が形成さ
れる。これにより、コンタクト抵抗を低減することがで
きる。

【００５６】ビット線ＢＬの形成は、たとえばタングス
テン膜を半導体基板１の全面に堆積し、これをフォトリ
ソグラフィとエッチング技術を用いてパターニングす
る。ビット線ＢＬのパターニングは、図２１に示すよう
に、Ｘ方向に延在する直線パターンで行う。ビット線Ｂ
Ｌは、隣接するビット線ＢＬとの間に形成される寄生容
量をできるだけ低減して情報の読み出し速度および書き
込み速度を向上させるために、その間隔がその幅よりも
長くなるように形成する。

【００５７】なお、プラグ１６の形成と同時に同様なプ
ラグを周辺回路領域のコンタクトホール内に形成でき
る。また、ビット線ＢＬと同時に同様な第１層配線を周
辺回路領域に形成できる。

【００５８】次に、図２２に示すように、ビット線ＢＬ
を覆う絶縁膜１７を形成し、絶縁膜１７にスルーホール
１８を形成する。

【００５９】絶縁膜１７には、たとえばＳＯＧ膜、ある
いはＴＥＯＳ酸化膜、あるいはこれらの積層膜を用い
る。また、絶縁膜１７の表面はＣＭＰ法を用いて研磨
し、平坦化する。ＣＭＰを施した後に、表面の損傷を回
復するために１００ｎｍ程度の膜厚のＴＥＯＳ酸化膜を
形成しても良い。また、絶縁膜１７上にシリコン窒化膜
を形成しても良い。

【００６０】スルーホール１８の形成は、絶縁膜１７上
にたとえば多結晶シリコン膜等からなるハードマスク１
９を形成し、図２４に示すような所定の位置（スルーホ
ール１８が形成される位置）に開口が形成されるように
パターニングする。その後、開口側壁に同様の材料から
なるサイドウォールスペーサ２０を形成する。このよう
にサイドウォールスペーサ２０を形成することにより、
フォトリソグラフィの解像限界以下の開口寸法でスルー
ホール１８を形成できる。その後、ハードマスク１９お
よびサイドウォールスペーサ２０をマスクとして絶縁膜
１７に異方性エッチング（ドライエッチング）を施し、
スルーホール１８を形成する。

【００６１】フッ酸＋フッ化アンモニウム混液などのエ
ッチング液を使って、スルーホール１８の底部に露出し
たプラグ１３の表面のドライエッチング残渣やフォトレ
ジスト残渣などを除去する。

【００６２】次に、図２３に示すように、スルーホール
１８の内部にプラグ２１を形成する。プラグ２１は、多
結晶シリコンからなる。プラグ２１は、絶縁膜１７の上
部に、たとえば多結晶シリコン膜をＣＶＤ法により堆積
し、これをエッチバックしてスルーホール１８の内部に
残すことにより形成する。エッチバック法をＣＭＰ法に
代えてもよい。なお、このエッチバックあるいはＣＭＰ
法による研磨の際にハードマスク１９およびサイドウォ
ールスペーサ２０も除去される。

【００６３】また、プラグ２１の上部にルテニウムシリ
サイド（ＲｕＳｉ）膜２２を形成する。ルテニウムシリ
サイド２２の形成は以下のように行える。前記エッチバ
ックの際にある程度過剰にエッチングを施すことによ
り、スルーホール１８上部のプラグ２１を過剰にエッチ
ングし、あるいは、ＣＭＰ法による研磨後、プラグ２１
にエッチバックを施して、スルーホール１８上部に凹部
を形成する。その後スパッタ法あるいはＣＶＤ法によ
り、前記凹部を埋め込むようにルテニウムシリサイド膜
を堆積し、エッチバック法あるいはＣＭＰ法により凹部
以外のルテニウムシリサイド膜を除去して凹部にのみル
テニウムシリサイド２２を残存させる。

【００６４】あるいは、プラグ２１形成後に、半導体基
板１の全面にルテニウム膜を堆積し、半導体基板１に熱
処理を施してプラグ２１とルテニウム膜とが接している
部分にシリサイド反応を生じさせ、プラグ２１の上部に
ルテニウムシリサイド２２を形成してもよい。未反応の
ルテニウム膜はたとえばウェットエッチング等により選
択的に除去する。

【００６５】次に、図２５に示すように、プラグ２１お
よびルテニウムシリサイド２２が形成された絶縁膜１７
上に、絶縁膜２４を形成し、パターニングされたハード
マスク２５をマスクとして孔２６を形成する。絶縁膜２
４はたとえばＣＶＤ法により堆積したシリコン酸化膜と
する。絶縁膜２４の下部領域にシリコン窒化膜を設けて
も良い。シリコン窒化膜は、孔２６の加工の際のエッチ
ングストッパとして機能できる。絶縁膜２４は、キャパ
シタ下部電極の加工のために形成されるものであり、そ
の膜厚は、必要な容量値が確保できる下部電極表面積
（電極面積）から逆算して求められる。下部電極に要求
される電極面積は、キャパシタに許容される占有面積、
あるいはキャパシタ絶縁膜の膜厚および誘電率に左右さ
れる。

【００６６】ハードマスク２５のパターニングは、フォ
トレジスト膜をマスクとするエッチングにより行う。ハ
ードマスク２５のパターニングは、図２６に示すような
平面パターンで行う。

【００６７】孔２６の形成は、異方性を有するドライエ
ッチング法を用いる。絶縁膜２４の底部にシリコン窒化
膜が形成されている場合には、シリコン酸化膜のエッチ
ング速度が高く、シリコン窒化膜のエッチング速度が小
さい選択的なエッチング条件で第１のエッチングを行な
い、次にシリコン窒化膜がエッチングされやすい条件で
第２のエッチングを行う。第１にエッチングの際、シリ
コン窒化膜はエッチングされ難いのでエッチングストッ
パとして機能する。このような２段階のエッチングを用
いることにより、シリコン窒化膜（絶縁膜２４）の下地
である絶縁膜１７の過剰なエッチングを防止できる。こ
れによりプラグ２１の上部のルテニウムシリサイド２２
の表面が露出する。

【００６８】次に、孔２６の側壁および底面を覆うよう
にルテニウム膜をＣＶＤ法により形成する。膜厚はたと
えば２０ｎｍとする。ＣＶＤ法によりルテニウム膜２８
を形成するため、孔２６の側壁にも十分な膜厚のルテニ
ウム膜が形成される。その後孔２６を埋め込むように絶
縁膜を形成し、たとえばエッチバック法を用いて孔２６
以外のルテニウム膜を除去して下部電極３２を形成する
（図２７）。このときハードマスク２５も同時に除去で
きる。なお、エッチバック法に代えてＣＭＰ法を用いる
こともできる。さらに孔２６内に埋め込んで形成した絶
縁膜をたとえばウエットエッチング法を用いて除去す
る。

【００６９】次に、図２８に示すように、キャパシタ絶
縁膜３３を形成する。キャパシタ絶縁膜３３は多結晶酸
化タンタル膜とする。キャパシタ絶縁膜３３の形成は、
以下の通りである。すなわち、半導体基板１の全面に膜
厚１０〜１５nm程度の酸化タンタル膜を堆積する。酸化
タンタル膜の堆積は、たとえばペンタエトキシタンタル
（Ｔａ（ＯＣ₂Ｈ₅）₅）を原料ガスに、酸素（Ｏ₂）を酸
化剤に用い、処理温度をたとえば４４０℃、処理圧力を
たとえば６５Ｐａとする熱ＣＶＤ法により行える。この
ように、酸化タンタル膜を熱ＣＶＤ法により堆積するこ
とにより、ステップカバレッジに優れたものとすること
ができる。

【００７０】この条件で形成された酸化タンタル膜は、
アモルファス薄膜である。また、酸化タンタル膜には原
料から混入する炭素が不純物として多量に含まれてお
り、そのままではキャパシタ絶縁膜として安定的な特性
を確保できず、実用には耐えない。安定性を確保するた
めには、酸化タンタル膜の熱処理が必要である。酸化タ
ンタル膜を熱処理することにより結晶化酸化タンタル膜
が形成される。この熱処理により酸化タンタル膜の結晶
化と酸素欠陥の補充が行われる。

【００７１】熱処理は、非酸化性雰囲気における処理温
度５００〜７００℃の条件で酸化タンタル膜の結晶化熱
処理を行う。その後、酸化性雰囲気における処理温度５
００〜７００℃の条件で結晶化膜の改質熱処理を行う。
このように結晶化熱処理を先に行い、後に改質熱処理を
行うことで、下部に位置するプラグ２１、ルテニウムシ
リサイド２２およびバリア膜２７、２７’の酸化の恐れ
をより小さくすることができる。なお、結晶化熱処理は
酸化性雰囲気で行っても良い。

【００７２】さらに、キャパシタの上部電極３４を形成
する。上部電極３４は、たとえばルテニウム膜とするこ
とができる。上部電極３４は、微細な孔２６を埋め込む
必要があるためＣＶＤ法で形成する。なお、キャパシタ
絶縁膜に酸化タンタル膜を用いる場合には上部電極３４
の材料として窒化チタン膜を用いることができる。ま
た、上部電極３４には、ルテニウムの他に窒化チタン、
タングステン等を積層した積層膜を適用することもでき
る。このようにしてＤＲＡＭメモリセルのキャパシタが
形成される。

【００７３】この後、キャパシタを覆う絶縁膜を形成
し、さらに第２層配線等上層配線を形成できるが、詳細
な説明は省略する。

【００７４】本実施の形態によれば、ビット線ＢＬある
いはキャパシタに接続するためのコンタクトホール１２
の形成を、２段階の露光工程により露光されたフォトレ
ジスト膜ＰＲを用いて行う。フォトレジスト膜ＰＲのパ
ターニングの精度は、２段階の露光を行うため高い精度
に維持できる。すなわち、本実施の形態では、第１段
階、第２段階のいずれの露光工程でも、ストライプライ
ンの露光パターン（マスク）を用いる。このため、位相
シフトマスクの特性をほぼ完全な状態で適用でき、高精
細なエッチングマスクを形成して、加工精度を向上でき
る。また、本実施の形態では、２段階の露光を用いてい
るにも関わらず、コンタクトホール１２の形成位置の相
対的なズレを生じない。つまり、互いに延在方向の相違
するストライプパターンを重ねて、このパターンの非露
光部に開口を形成するようにしたため、多少のマスク位
置あわせにズレを生じても、相対的な位置関係は一定に
保たれる。同時に、コンタクトホール１２の形状も均一
化され、コンタクトホール１２間の繋がりや開口形状の
変形を防止して、素子の信頼性を向上できる。さらに、
加工マージンが向上するので、加工が容易になり、スル
ープットの向上あるいは歩留まりの向上にも寄与でき
る。

【００７５】なお、本実施の形態では、Ｙ方向に延在す
るパターンＰ１とＡ方向に延在するパターンＰ２とを別
々の位相シフトマスク２０１に形成し、第１段階の露光
と第２段階の露光とを位相シフトマスク２０１を入れ替
えて実行したが、第１段階の露光と第２段階の露光を位
相シフトマスク２０１を入れ替えずに行うことができ
る。すなわち図２９（ａ）に示すように、位相シフトマ
スク２０１の半分（チップパターン１Ｐ１〜１Ｐ３）に
ついてはそのメモリセル領域のパターンを図２９（ｂ）
に示すようにＹ方向に延在する直線パターンＰ１とし、
位相シフトマスク２０１の他の半分（チップパターン１
Ｐ４〜１Ｐ６）についてはそのメモリセル領域のパター
ンを図２９（ｃ）に示すようにＡ方向に延在する直線パ
ターンＰ２とすることができる。このような位相シフト
マスク２０１を用いてフォトレジスト膜ＰＲを露光する
と、第１の段階の露光と第２の段階の露光の２段階の露
光をマスクを入れ替えることなく行えるので、マスク設
置の際の設置精度を考慮する必要がなく、加工精度を向
上できる。

【００７６】また、前記実施の形態では、Ａ方向に延在
する直線パターンＰ２を例示したが、図３０に示すよう
な直線パターンＰ３に代えることができる。直線パター
ンＰ３は、パターンＰ２をワード線ＷＬの延在方向軸
（Ｙ軸）に対して対称変換したパターンである。図３１
に示すように、直線パターンＰ１でフォトレジスト膜Ｐ
Ｒを露光した後、図３０のパターンＰ３を露光すると、
活性領域Ｌの両端部および中央部に未露光の領域が残
る。このようにして露光されたフォトレジスト膜ＰＲ
は、前記実施の形態と同様にコンタクトホール１２の形
成に適用できる。この場合にあっても、前記実施の形態
と同様にパターンＰ１、Ｐ３間の位置あわせにマージン
が許容される。つまり、パターンＰ１とパターンＰ３と
が若干ずれて形成されてもコンタクトホール１２の相対
的な位置にズレは生じず、コンタクトホール１２の開口
形状の変形、コンタクトホール１２間のパターンの繋が
りが発生しない。

【００７７】また、前記実施の形態では、Ｙ方向に配置
された活性領域ＬがＡ方向にずれて配置された例を説明
したが、図３２、図３３に示すように、活性領域ＬがＹ
方向に揃って配置された場合にも適用できる。図３２
は、パターンＰ１とパターンＰ２とを適応してコンタク
トホールを形成する例であり、図３３は、パターンＰ１
とパターンＰ３とを適用してコンタクトホールを形成す
る例である。

【００７８】（実施の形態２）図３４〜図３８は、本発
明の他の実施の形態（実施の形態２）のＤＲＡＭの製造
工程の一例を工程順に示した平面図または断面図であ
る。本実施の形態の製造方法は、実施の形態１における
図７の工程までは実施の形態１と同様である。よってこ
の部分の詳細な説明は省略する。

【００７９】図７に示すように、フォトレジスト膜ＰＲ
を形成した後、実施の形態１と同様な縮小投影露光装置
２００および位相シフトマスク２０１を用いて露光を行
う。ただし、本実施の形態で用いるフォトレジスト材料
はネガ型に限らず、ポジ型でも良い。また、本工程で用
いる位相シフトマスク２０１のメモリセル領域のパター
ンは、図３４に示すように、Ａ方向に延在する直線パタ
ーンＰ２である。本実施の形態の直線パターンＰ２は、
実施の形態１の直線パターンＰ２と同様である。ただ
し、用いるレジスト材料がポジ型の場合は、本実施の形
態のパターンの明暗が逆に形成されることは言うまでも
ない。

【００８０】上記露光の後、実施の形態１と同様にフォ
トレジスト膜ＰＲを現像する。このようにしてパターニ
ングされたフォトレジスト膜ＰＲの平面形状は、図３４
に示すように、直線パターンであり、活性領域Ｌ上が除
去された状態で形成される。図３５は、この段階の断面
図である。

【００８１】次に、フォトレジスト膜ＰＲをマスクとし
て、シリコン酸化膜１１およびシリコン窒化膜１０に異
方性エッチングを施す（図３６）。このエッチングで
は、フォトレジスト膜ＰＲに加えて、ゲート電極（ワー
ド線ＷＬ）上のキャップ絶縁膜８もマスクとして作用す
る。すなわち、このエッチングの際に、第１段階のエッ
チングとして、シリコン酸化膜がエッチングされるが、
シリコン窒化膜がエッチングされない条件でエッチング
を行う。その後、第２のエッチングとしてシリコン窒化
膜がエッチングされる条件でエッチングを行う。この結
果、ワード線ＷＬ上にキャップ絶縁膜８が残存され、ワ
ード線ＷＬの側壁にはシリコン窒化膜１０が残存される
とともに、活性領域Ｌの中央部および両端部が露出す
る。

【００８２】次に、フォトレジスト膜ＰＲを除去し、半
導体基板１の全面に、たとえば多結晶シリコン膜からな
る導電膜４０を形成する。多結晶シリコン膜にはあらか
じめ不純物を導入してその導電率を高める。

【００８３】次に、図３８に示すように、導電膜４０に
ＣＭＰ法を施して、導電膜４０を研磨する。この研磨
は、キャップ絶縁膜８の表面が露出するまで行う。これ
により、ゲート電極（ワード線ＷＬ）とその上層のキャ
ップ絶縁膜８により導電膜４０が分断されて、活性領域
Ｌの中央部および両端部の上部にプラグ４１が形成され
る。このプラグ４１は、実施の形態１のプラグ１３と同
様に機能する。この後の工程は実施の形態１と同様であ
る。

【００８４】本実施の形態によれば、直線パターンＰ２
を用いた１回の露光と、ＣＭＰ法による研磨を用いて、
高い精度でプラグ４１が形成できる。すなわち、本実施
の形態の露光工程では、実施の形態１と同様に直線パタ
ーンを用いているので、位相シフトマスクを有効に利用
して高精度な加工が実現できる。また、パターンＰ２の
位置合わせはゲート電極（ワード線ＷＬ）に対して行わ
れるが、この位置決め精度は実施の形態１のパターンＰ
１とパターンＰ２の場合と同様に高い精度が要求される
わけではない。この結果、加工マージンを向上して信頼
性、歩留まりの向上を図れる。また、露光工程が１度で
良いため工程が簡略化できる。

【００８５】なお、実施の形態１と同様に、パターンＰ
２を、図３９に示すように、パターンＰ３に変えても良
い。

【００８６】また、実施の形態１と同様に、図３２、図
３３に示すような活性領域ＬがＹ方向に揃って配置され
た場合にも適用できることは言うまでもない。

【００８７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００８８】たとえば、前記実施の形態では、コンタク
トホール１２を形成する際のエッチングマスクにフォト
レジスト膜ＰＲを用いたが、ハードマスクを用いても良
い。

【００８９】また、前記実施の形態では、ＤＲＡＭにつ
いて説明したが、ＤＲＡＭを有するシステムＬＳＩ等他
の半導体集積回路装置に適用してもよい。

【００９０】また、図１２で示すパターンＰ１で周辺回
路領域も同時に露光する場合には、図４２に示すよう
に、メモリセル領域内の直線パターンの数は奇数（図４
２の場合５本）にすることができる。このように直線パ
ターンの数を奇数にすることにより、位相シフトマスク
を用いて周辺回路領域も同時に露光できる。つまり、ス
トライプ４２の場合には、位相シフトなしの領域Ｐ１１
と、位相シフト領域Ｐ１２を整合させることができる。
その他の位相シフトマスクについても同様である。

【００９１】また、図１３に示すパターンＰ２のメモリ
セルアレイ領域の端部に、図４３に示すように、露光領
域Ｐ２２を拡張し、もしくは、新たに領域Ｐ２２を露光
してもよい。このように領域Ｐ２２を露光することによ
り、図４４に示すように、メモリセルアレイ領域の周辺
部に未露光部を残さず、不要な孔（コンタクトホール）
の形成を防止して、ワード線の浮遊容量の増加を防止で
きる。

【００９２】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００９３】（１）メモリセルのコンタクトホールの形
成を簡便に高精度に行える。

【００９４】（２）ＤＲＡＭメモリセルのコンタクトホ
ール形成のプロセスマージンを向上できる。

【００９５】（３）ＤＲＡＭを含む半導体集積回路装置
の歩留まりを向上できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態（実施の形態１）のＤＲ
ＡＭを形成した半導体チップの全体平面図である。

【図２】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した平面図である。

【図３】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図４】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図５】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した平面図である。

【図６】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図７】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図８】実施の形態１の製造方法で用いる縮小投影露光
装置を示した概略図である。

【図９】実施の形態１の製造方法で用いる位相シフトマ
スクを示した平面図である。

【図１０】実施の形態１の製造方法で用いる位相シフト
マスクのメモリセル部分を拡大して示した平面図であ
る。

【図１１】実施の形態１の製造方法で用いる位相シフト
マスクの要部拡大断面図である。

【図１２】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した平面図である。

【図１３】実施の形態１の製造方法で用いる位相シフト
マスクのメモリセル部分を拡大して示した平面図であ
る。

【図１４】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した平面図である。

【図１５】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した平面図である。

【図１６】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図１７】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した平面図である。

【図１８】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図１９】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図２０】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した平面図である。

【図２１】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した平面図である。

【図２２】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図２３】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図２４】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した平面図である。

【図２５】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図２６】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した平面図である。

【図２７】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図２８】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図２９】（ａ）は実施の形態１の製造方法で用いる位
相シフトマスクの他の例を示した平面図であり、（ｂ）
および（ｃ）はメモリセル部分を拡大して示した平面図
である。

【図３０】実施の形態１の製造方法で用いる位相シフト
マスクのメモリセル部分の他の例を拡大して示した平面
図である。

【図３１】実施の形態１のＤＲＡＭの製造工程の他の例
を示した断面図である。

【図３２】実施の形態１のＤＲＡＭの製造工程のさらに
他の例を示した平面図である。

【図３３】実施の形態１のＤＲＡＭの製造工程の他の例
を示した断面図である。

【図３４】本発明の他の実施の形態（実施の形態２）の
ＤＲＡＭの製造工程の一例を工程順に示した平面図であ
る。

【図３５】実施の形態２のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図３６】実施の形態２のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図３７】実施の形態２のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図３８】実施の形態２のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図３９】実施の形態２のＤＲＡＭの製造工程の他の例
を示した平面図である。

【図４０】本発明と比較する技術を説明するための平面
概念図である。

【図４１】本発明の課題を説明するための平面概念図で
ある。

【図４２】本発明の他の実施の形態を示す平面図であ
る。

【図４３】本発明の他の実施の形態を示す平面図であ
る。

【図４４】本発明の他の実施の形態を示す平面図であ
る。

【符号の説明】

１ 半導体基板 １Ａ 半導体チップ １Ｐ チップパターン ２ 素子分離領域 ３ 溝（素子分離溝） ４ シリコン酸化膜 ５ ｐ型ウエル ６ ゲート酸化膜 ７ ゲート電極 ８ シリコン窒化膜（キャップ絶縁膜） ９ ｎ型半導体領域 １０ シリコン窒化膜 １１ シリコン酸化膜 １２ コンタクトホール １３ プラグ １４ シリコン酸化膜 １５ スルーホール １６ プラグ １７ 絶縁膜（シリコン酸化膜） １８ スルーホール １９ ハードマスク ２０ サイドウォールスペーサ ２１ プラグ ２２ ルテニウムシリサイド膜 ２４ 絶縁膜 ２５ ハードマスク ２６ 孔 ２７ バリア膜 ２８ ルテニウム膜 ３２ 下部電極 ３３ キャパシタ絶縁膜 ３４ 上部電極 ４０ 導電膜４１ プラグ ２００ 縮小投影露光装置 ２００ａ 露光光源 ２００ｂ フライアイレンズ ２００ｃ コンデンサレンズ ２００ｅ ミラー ２００ｆ 投影レンズ ２００ｇ 試料台 ２００ｈ マスクステージ ２００ｉ マスク位置制御手段 ２００ｊ Ｚステージ ２００ｋ ＸＹステージ ２００ｍ 主制御系 ２００ｐ 駆動手段 ２００ｒ ミラー ２００ｓ レーザ測長器 ２０１ 位相シフトマスク ２０１Ａ 基板 ２０１Ｓ 位相シフト材料 ２０３ ペリクル ２０４ 半導体ウエハ ４０１ 活性領域 ４０２ コンタクトホール ４０３ 正方形 ４０４ 活性領域 ４０５ コンタクトホール ４０６ 図形 ＢＬ ビット線 Ｆ 照射領域Ｇ 照射領域 Ｈ 露光領域 Ｌ 活性領域 ＭＡＲＹ メモリアレイ ＮＡ 開口特性 Ｐ１〜Ｐ３ 直線パターン ＰＲ フォトレジスト膜 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＷＤ ワードドライバ ＷＬ ワード線 λ 波長 σ コヒーレンシ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 今井 彰 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F033 HH19 JJ04 JJ19 JJ27 JJ33 KK01 NN06 PP15 QQ01 QQ73 RR04 RR09 TT02 TT07 XX03 XX04 XX09 5F083 AD24 AD31 AD48 GA30 HA02 JA06 JA35 JA38 JA39 JA40 LA21 LA29 MA02 MA06 MA17 MA20 NA01 PR01 PR21 PR33 PR41

Claims (6)

【特許請求の範囲】
1. 【請求項１】 （ａ）半導体基板の主面に素子分離領域
   を形成し、前記素子分離領域で規定され、Ａ方向に長辺
   または長径を有する長方形状または楕円形状その他任意
   の長辺または長径を有する平面パターンの活性領域を複
   数形成する工程と、 （ｂ）前記半導体基板の主面上に前記Ａ方向とは異なる
   Ｂ方向に延在する直線パターンからなるストライプパタ
   ーンのゲート電極を形成する工程と、 （ｃ）前記ゲート電極を覆う絶縁膜を形成する工程と、 （ｄ）前記絶縁膜上にネガ型のフォトレジスト膜を塗布
   し、前記フォトレジスト膜を第１および第２の段階に分
   けて露光する工程と、 （ｅ）前記露光における何れの段階においても光が照射
   されなかった領域のフォトレジスト膜を選択的に除去す
   る工程と、 （ｆ）パターニングされた前記フォトレジスト膜の存在
   下でエッチングを施し、前記絶縁膜にコンタクトホール
   を形成する工程と、を有し、 前記第１の段階の露光では、前記Ａ方向とは相違するＣ
   方向に延在する直線パターンからなるストライプパター
   ンで露光され、 前記第２の段階の露光では、前記Ｃ方向とは相違するＤ
   方向に延在する直線パターンからなるストライプパター
   ンで露光され、 前記第１および第２の段階の露光では、前記活性領域の
   両端部および中央部が露光されないことを特徴とする半
   導体集積回路装置の製造方法。
2. 【請求項２】 （ａ）半導体基板の主面に素子分離領域
   を形成し、前記素子分離領域で規定され、Ａ方向に長辺
   または長径を有する長方形状または楕円形状その他任意
   の長辺または長径を有する平面パターンの活性領域を形
   成する工程と、 （ｂ）前記半導体基板の主面上に前記Ａ方向とは異なる
   方向に延在する直線パターンからなるストライプパター
   ンのゲート電極を形成する工程と、 （ｃ）前記ゲート電極を覆う第１絶縁膜を形成し、前記
   第１絶縁膜に対してエッチング選択比を有する第２絶縁
   膜を形成する工程と、 （ｄ）前記第２絶縁膜上にフォトレジスト膜を塗布し、
   前記活性領域の両端部および中央部上に前記フォトレジ
   スト膜が残存しないように前記フォトレジスト膜をスト
   ライプ状にパターニングする工程と、 （ｅ）パターニングされた前記フォトレジスト膜の存在
   下で前記第１および第２絶縁膜にエッチングを施し、前
   記活性領域の両端部および中央部のみを露出する工程
   と、 （ｆ）前記半導体基板の全面に導電膜を形成する工程
   と、 （ｇ）前記導電膜を研磨して、前記活性領域の両端部お
   よび中央部上にのみ前記導電膜を残存させる工程と、 を有することを特徴とする半導体集積回路装置の製造方
   法。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置の製造方法であって、 前記第１の段階の露光パターンは、前記Ｂ方向に平行な
   方向の直線パターンからなるストライプパターンであ
   り、 前記第２段階の露光パターン、または、前記第２絶縁膜
   上に形成されたフォトレジスト膜のパターンは、前記Ａ
   方向に平行な方向の直線パターンからなるストライプパ
   ターン、または、前記Ａ方向に平行な方向の直線パター
   ンからなるストライプパターンの前記ゲート電極に対す
   る対称パターンであることを特徴とする半導体集積回路
   装置の製造方法。
4. 【請求項４】 請求項１〜３の何れか一項に記載の半導
   体集積回路装置の製造方法であって、 互いに隣接する前記コンタクトホールまたは前記活性領
   域上の導電膜の中心点を結んだ図形の平面形状は、菱形
   であることを特徴とする半導体集積回路装置の製造方
   法。
5. 【請求項５】 請求項１〜４の何れか一項に記載の半導
   体集積回路装置の製造方法であって、 前記第１または第２段階の露光パターンのうち、メモリ
   セルアレイ領域の外側の周辺回路領域を露光するパター
   ンにおいては、 前記メモリセルアレイ内の前記直線パターンの数が奇数
   である第１の構成、 前記メモリセルアレイの端部の未露光領域となる部分に
   露光領域を設ける第２の構成、 の何れかの構成を有することを特徴とする半導体集積回
   路装置の製造方法。
6. 【請求項６】 半導体基板の主面の素子分離領域と、前
   記素子分離領域で規定されＡ方向に長辺または長径を有
   する長方形状または楕円形状その他任意の長辺または長
   径を有する平面パターンの活性領域と、前記主面上に形
   成され前記Ａ方向とは異なるＢ方向に延在する直線パタ
   ーンのゲート電極と、前記ゲート電極を覆う絶縁膜と、
   前記絶縁膜に形成され前記活性領域の両端部に接する第
   １接続部材と、前記絶縁膜に形成され前記活性領域の中
   央部に接する第２接続部材とを有する半導体集積回路装
   置であって、 前記第１および第２接続部材が同一の工程で形成された
   ものであり、互いに隣接する前記第１または第２接続部
   材の中心点を結んだ図形の平面形状は、菱形であること
   を特徴とする半導体集積回路装置。