JP3902369B2 - 半導体集積回路装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＤＲＡＭのメモリセルは、一般に、半導体基板の主面上にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置される。１個のメモリセルは、それを選択する１個のＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor）と、このＭＩＳＦＥＴに直列に接続された１個の情報蓄積用容量素子（キャパシタ）とで構成される。
【０００３】
メモリセル選択用のＭＩＳＦＥＴは、周囲を素子分離領域で囲まれた活性領域に形成され、主として、ゲート酸化膜、ワード線と一体に構成されたゲート電極およびソース、ドレインを構成する一対の半導体領域で構成される。このＭＩＳＦＥＴは、通常１つの活性領域に２個形成され、２つのＭＩＳＦＥＴの一方のソース・ドレイン（半導体領域）が前記活性領域の中央部で共有される。ビット線は、前記ＭＩＳＦＥＴの上部に配置され、共有された前記半導体領域と電気的に接続される。キャパシタは、同じく前記ＭＩＳＦＥＴの上部に配置され、上記ソース、ドレインの他方と電気的に接続される。
【０００４】
前記のような構成のＤＲＡＭは、たとえば特開平１１−２６７１２号公報に開示されている。
【０００５】
【発明が解決しようとする課題】
このような構成のＤＲＡＭを高集積化すると、ビット線あるいはキャパシタと半導体基板とを電気的に接続するための接続部材（プラグ）を形成する工程において以下のような問題が生じる。
【０００６】
すなわち、従来のＤＲＡＭのメモリセル領域では、図４０（ａ）に示すように、素子（ＤＲＡＭ選択用のＭＩＳＦＥＴ）が形成される活性領域４０１が、ワード線（ＭＩＳＦＥＴのゲート電極）の方向（ｙ方向）と垂直な方向（ｘ方向）に形成され、ビット線は活性領域４０１と同じ方向（ｘ方向）に形成される。このとき、キャパシタあるいはビット線に接続するためのコンタクトホール４０２は、活性領域４０１の両端部および中央部に形成される。これらコンタクトホール４０２は、図示するように、その中心点を結ぶ図形が正方形４０３になる。このように隣接すコンタクトホール４０２の間隔が互いに等しいため、隣接するコンタクトホール４０２との関係では位相が１８０度相違するレベンソン型の位相シフトマスクを用いてフォトリソグラフィの解像度を向上することが可能である。なお、図４０（ｂ）に示すように、活性領域４０１がｙ方向に揃えて形成された場合でも同様である。
【０００７】
ところが、図４１（ａ）に示すように、２５６Ｍビットあるいは１Ｇビット以上の集積度を実現するＤＲＡＭでは、いわゆる１交点セル方式が採用される。１交点セルの関する技術は、特に開示されたものはないが、本出願人による特願平１１−１６６３２０号がある。１交点セルのＤＲＡＭメモリセルのうち、活性領域４０４がビット線とは平行には、また、ワード線とは垂直には形成されず、斜め方向に形成した場合、このような活性領域４０４に接続するようにコンタクトホール４０５を形成すると、互いに隣接するコンタクトホール４０５の中心点を結ぶ図形４０６は菱形となる。この場合、近接するコンタクトホール４０５間に位相シフトの技術を適用しても、同相のコンタクトホール４０５が近接して形成される部分が生じる（矢印間に「近い」と表示した部分）。このような同相のコンタクトホール４０５が近接した場合、コンタクトホール４０５間の解像に不良が生じ、パターンが繋がってしまう、あるいは、パターン形状が変形してしまう可能性がある。特に高集積化を指向する場合にこの問題は大きい。
【０００８】
一方、上記問題を回避するため、たとえばビット線に接続するコンタクトホールパターンとキャパシタに接続するコンタクトホールパターンとを別々にマスク形成し、露光工程を２回に分ける方法が考え得る。すなわち、ビット線に接続するコンタクトホールパターンを露光し、その後キャパシタに接続するコンタクトホールパターンを露光する。このように一部のコンタクトホールパターンについて露光を行うため、パターン間の間隔が大きくなり、コンタクトホールパターンの変形、繋がりの問題は回避できる。しかし、露光を２回に分けると、両者のパターンが相対的にずれる問題がある。
【０００９】
本発明の目的は、メモリセルのコンタクトホールの形成を簡便に高精度に行える技術を提供することにある。
【００１０】
また、本発明の目的は、ＤＲＡＭメモリセルのコンタクトホール形成のプロセスマージンを向上することにある。
【００１１】
また、本発明の目的は、ＤＲＡＭを含む半導体集積回路装置の歩留まりを向上することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、ＤＲＡＭを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上に素子分離領域を形成し、前記素子分離領域で規定され、長辺を有する長方形状または長径を有する楕円形状またはその他任意の長辺または長径を有する平面パターンの活性領域を、前記長辺または長径の方向が所定のＡ方向と平行となるように前記ＤＲＡＭのメモリセルアレイ内に複数配置する工程と、
（ｂ）前記半導体基板の主面上に、前記ＤＲＡＭのワード線を構成する複数のゲート電極とその上に設けられた複数の第１絶縁膜からなる配線体を、前記Ａ方向と直交する方向から一定の角度を有して交差するＹ方向に延在する直線パターンからなるストライプパターンとして、前記活性領域と交差させて配置する工程と、
（ｃ）前記素子分離領域、前記活性領域、前記複数のゲート電極および前記複数の第１絶縁膜を覆う第２絶縁膜を形成し、前記第２絶縁膜に対してエッチング選択比を有する第３絶縁膜を、前記第２絶縁膜上に形成する工程と、
（ｄ）前記第３絶縁膜上にポジ型のフォトレジスト膜を塗布する工程と、
（ｅ）前記素子分離領域のうちの前記Ａ方向に隣接する活性領域の間の領域および前記複数の活性領域と対応する位置にストライプ状の複数の光透過領域が設けられ、これらの間にはストライプ状の遮光パターンが設けられたフォトマスクを用いて、前記フォトレジスト膜を露光する工程と、
（ｆ）前記フォトレジスト膜を現像し、前記遮光パターンに対応する部分のみを残存させる工程と、
（ｇ）現像後に残存する前記フォトレジスト膜をマスクとして用いて、前記第２および第３絶縁膜をエッチングで除去し、前記活性領域の両端部および中央部のみを露出させる工程と、
（ｈ）前記半導体基板の全面に導電膜を形成する工程と、
（ｉ）前記導電膜を研磨して、前記活性領域の両端部および中央部上にのみ、前記導電膜を残存させる工程と、
を有することを特徴とする。
【００１５】
また、本発明は、ＤＲＡＭを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上に素子分離領域を形成し、前記素子分離領域で規定され、長辺を有する長方形状または長径を有する楕円形状またはその他任意の長辺または長径を有する平面パターンの活性領域を、前記長辺または長径の方向が所定のＡ方向と平行となるように前記ＤＲＡＭのメモリセルアレイ内に複数配置する工程と、
（ｂ）前記半導体基板の主面上に、前記ＤＲＡＭのワード線を構成する複数のゲート電極とその上に設けられた複数の第１絶縁膜からなる配線体を、前記Ａ方向と直交する方向から一定の角度を有して交差するＹ方向に延在する直線パターンからなるストライプパターンとして、前記活性領域と交差させて配置する工程と、
（ｃ）前記素子分離領域、前記活性領域、前記複数のゲート電極および前記複数の第１絶縁膜を覆う第２絶縁膜を形成し、前記第２絶縁膜に対してエッチング選択比を有する第３絶縁膜を、前記第２絶縁膜上に形成する工程と、
（ｄ）前記第３絶縁膜上にポジ型のフォトレジスト膜を塗布する工程と、
（ｅ）前記素子分離領域のうちの前記複数のゲート電極で覆われていない領域と前記Ａ方向に隣接する活性領域の間の領域を除いた領域および前記複数の活性領域のうちの前記複数のゲート電極で覆われていない領域とに対応する位置にストライプ状の複数の光透過領域が設けられ、これらの間にはストライプ状の遮光パターンが設けられたフォトマスクを用いて、前記フォトレジスト膜を露光する工程と、
（ｆ）前記フォトレジスト膜を現像し、前記遮光パターンに対応する部分のみを残存させる工程と、
（ｇ）現像後に残存する前記フォトレジスト膜をマスクとして用いて、前記第２および第３絶縁膜をエッチングで除去し、前記活性領域の両端部および中央部のみを露出させる工程と、
（ｈ）前記半導体基板の全面に導電膜を形成する工程と、
（ｉ）前記導電膜を研磨して、前記活性領域の両端部および中央部上にのみ、前記導電膜を残存させる工程と、
を有することを特徴とする。
【００１６】
なお、１交点メモリセルの場合、ワード線に平行でメモリセルアレイを横切る長さのストライプパターンと、活性領域に平行でメモリセルアレイを横切る長さのストライプパターンとでメモリセルコンタクトを形成できる。この場合、全ての孔（コンタクトホール）は活性領域上に形成される。これに対し、２交点セルの場合、素子分離領域上にも不要な孔が形成される。不要な孔には接続部材の形成と同時に導電体が形成されるため、その存在は、ワード線の寄生容量を増加し、ＤＲＡＭの読み出し、書き込みの速度を低下させる要因となる。しかし、本発明を１交点セルに適用する場合には、このような不具合は生じない。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
（参考例１）図１は、本発明の参考例であるＤＲＡＭを形成した半導体チップの全体平面図である。図示のように、単結晶シリコンからなる半導体チップ１Ａの主面には、Ｙ方向（半導体チップ１Ａの長辺方向）およびＸ方向（半導体チップ１Ａの短辺方向）に沿って多数のメモリアレイＭＡＲＹがマトリクス状に配置されている。Ｙ方向に沿って互いに隣接するメモリアレイＭＡＲＹの間にはセンスアンプＳＡが配置されている。半導体チップ１Ａの主面の中央部には、ワードドライバＷＤ、データ線選択回路などの制御回路や、入出力回路、ボンディングパッドなどが配置されている。
【００２６】
図２〜図２８は、参考例のＤＲＡＭの製造工程の一例を工程順に示した平面図または断面図である。図２〜図２８において、平面図はＤＲＡＭのメモリセル領域について示し、周辺回路領域は省略している。断面図は、平面図に図示したＡ−Ａ線またはＢ−Ｂ線の断面を示し、各断面図の下部にＡＡあるいはＢＢの何れかを表示して平面図におけるＡ−Ａ線またはＢ−Ｂ線の何れの断面であるかを示している。
【００２７】
まず、図２の平面図および図３の断面図に示すように、半導体基板１の主面に素子分離領域２を形成し、ＭＩＳＦＥＴ素子が形成される活性領域Ｌを規定する。
【００２８】
ｐ型で比抵抗が１０Ωcm程度の単結晶シリコンからなる半導体基板１を用意し、前記半導体基板１の主面に素子分離領域２を形成する。ここでは単結晶シリコンの半導体基板１を例示するが、表面に単結晶シリコン層を有するＳＯＩ（Silicon On Insulator）基板、あるいは、表面に多結晶シリコン膜を有するガラス、セラミックス等の誘電体基板であってもよい。
【００２９】
素子分離領域２の形成は、たとえば膜厚１０nm程度の薄いシリコン酸化膜（図示せず）および膜厚１４０nm程度のシリコン窒化膜（図示せず）を半導体基板１上に堆積し、フォトレジスト膜（図示せず）をマスクにして、前記シリコン窒化膜およびシリコン酸化膜をパターニングする。このパターニングされたシリコン窒化膜をマスクとして半導体基板１をドライエッチングし、半導体基板１に深さ３００〜４００nm程度の溝３を形成する。溝３の内壁に生じたダメージ層を除去するために、薄い（膜厚１０nm程度の）シリコン酸化膜４を溝３の内壁に形成し、たとえばオゾン（Ｏ3）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積されたシリコン酸化膜（ＴＥＯＳ酸化膜、図示せず）を３００〜４００nm程度の膜厚で堆積する。このＴＥＯＳ酸化膜をＣＭＰ法により研磨して溝３以外の領域のＴＥＯＳ酸化膜を除去し、溝３の内部にこれを残して素子分離領域２を形成する。
【００３０】
素子分離領域２で囲まれた活性領域Ｌは、図２に示すように、Ａ方向に長辺を有する長方形状である。ここで長方形状という場合、長方形の角部は丸みを帯びた形状を含む。すなわち図２に示すような角部に丸みがもつ細長い形状も長方形状に含むものとする。また、ここでは長方形状を例示しているが、楕円形状でも良い。すなわち、活性領域Ｌは長辺または長径を有する平面パターンであればよい。また、活性領域Ｌは、後に説明するワード線（ゲート電極）あるいはビット線と直交あるいは平行には形成されず、各々所定の角度で交差するように形成される。すなわち、後に説明するようにワード線はＹ方向に延在する直線パターンで形成され、ビット線はＸ方向に延在する直線パターンで形成されるが、本実施の形態のＤＲＡＭメモリセルでは、活性領域Ｌの長辺は、Ｘ方向あるいはＹ方向に平行あるいは垂直な方向ではないＡ方向に形成される。このような活性領域Ｌのパターンは、いわゆる１交点セルのメモリセルで採用されるパターンである。
【００３１】
次に、半導体基板１の表面に残存しているシリコン酸化膜およびシリコン窒化膜をたとえば熱リン酸を用いたウェットエッチングで除去した後、メモリアレイと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴを形成する領域）にｐ型不純物、たとえばＢ（ホウ素）をイオン打ち込みしてｐ型ウエル５を形成する。本工程に前後して周辺回路領域にｐ型およびｎ型ウェルを形成できる。また、このイオン打ち込みに続いて、ＭＩＳＦＥＴのしきい値電圧を調整するための不純物、たとえばＢＦ2（フッ化ホウ素）をイオン打ち込みする。なお、メモリセルを形成する領域（メモリアレイ）の半導体基板１にｎ型不純物、たとえばＰ（リン）をイオン打ち込みして深い領域にｎ型半導体領域を形成してもよい。このｎ型半導体領域は、入出力回路などから半導体基板１を通じてメモリアレイのｐ型ウエル５にノイズが侵入するのを防止するために形成される。
【００３２】
次に、半導体基板１の表面をたとえばＨＦ（フッ酸）系の洗浄液を使って洗浄した後、図４および図５に示すように、メモリセル選択用のＭＩＳＦＥＴＱｓのゲート電極となるワード線ＷＬを形成する。なお、周辺回路領域では、本工程と同時に周辺回路のＭＩＳＦＥＴのゲート電極が形成される。
【００３３】
半導体基板１を８５０℃程度でウェット酸化してｐ型ウエル５の表面に膜厚７nm程度の清浄なゲート酸化膜６を形成し、ゲート電極およびキャップ絶縁膜、さらに低濃度不純物半導体領域を形成する。
【００３４】
ゲート酸化膜６の上部にゲート電極７を形成する。ゲート電極７は、メモリセル選択用ＭＩＳＦＥＴの一部を構成し、活性領域以外の領域ではワード線ＷＬとして使用される。このゲート電極７（ワード線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用ＭＩＳＦＥＴの短チャネル効果を抑制して、しきい値電圧を一定値以上に確保できる許容範囲内の最小寸法で構成される。また、隣接するゲート電極７（ワード線ＷＬ）同士の間隔は、フォトリソグラフィの解像限界で決まる最小寸法で構成される。なお、周辺回路領域では、この段階で周辺回路用ＭＩＳＦＥＴのゲート電極が形成される。
【００３５】
ゲート電極７（ワード線ＷＬ）は、たとえばＰ（リン）などのｎ型不純物がドープされた膜厚７０nm程度の多結晶シリコン膜を半導体基板１上にＣＶＤ法で堆積し、次いでその上部に膜厚５０nm程度のＷＮ（タングステンナイトライド）膜と膜厚１００nm程度のＷ膜とをスパッタリング法で堆積し、さらにその上部に膜厚１５０nm程度のシリコン窒化膜８をＣＶＤ法で堆積した後、フォトレジスト膜をマスクにしてこれらの膜をパターニングすることにより形成する。パターニングされたシリコン窒化膜８はキャップ絶縁膜として機能する。ＷＮ膜は、高温熱処理時にＷ膜と多結晶シリコン膜とが反応して両者の界面に高抵抗のシリサイド層が形成されるのを防止するバリア層として機能する。バリア層は、ＷＮ膜の他、ＴｉＮ（チタンナイトライド）膜などを使用することもできる。
【００３６】
ゲート電極７（ワード線ＷＬ）およびその上部にパターニングされたシリコン窒化膜８は、図５に示すように、直線パターンで形成される。その直線パターンはＹ方向に延在して形成される。
【００３７】
次に、フォトレジスト膜を除去し、フッ酸などのエッチング液を使って半導体基板１の表面に残ったドライエッチング残渣やフォトレジスト残渣などを除去した後、図６に示すように、ｐ型ウエル５にｎ型不純物、たとえばＰ（リン）をイオン打ち込みしてゲート電極７の両側のｐ型ウエル５にｎ型半導体領域９を形成する。これにより、メモリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成される。なお、本工程に前後して周辺回路領域にもｐ型あるいはｎ型の不純物がイオン注入され、周辺回路のＭＩＳＦＥＴが形成される。
【００３８】
次に、半導体基板１上にＣＶＤ法で膜厚５０〜１００nm程度のシリコン窒化膜１０を堆積する。シリコン窒化膜１０は、後に説明する接続孔を開口する際の過剰なエッチングを防止するためのエッチングストッパとして機能する。なお、メモリセル領域のシリコン窒化膜１０をフォトレジスト膜で覆い、周辺回路のシリコン窒化膜１０を異方性エッチングすることにより、周辺回路のゲート電極側壁にサイドウォールスペーサを形成し、その後、周辺回路領域のｎ型ウエルおよびｐ型ウェルに高濃度の半導体領域を形成して周辺回路領域にＬＤＤ(Lightly Doped Drain) 構造を備えたｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎが形成される。
【００３９】
次に、図７に示すように、半導体基板１上にたとえばＳＯＧ（Spin On Glass ）膜あるいはＴＥＯＳ酸化膜、またはそれらの積層膜からなるシリコン酸化膜１１を堆積した後、このシリコン酸化膜１１をＣＭＰ法で研磨してその表面を平坦化する。なお、ＣＭＰ法で研磨されたときに生じた前記シリコン酸化膜１１の表面の微細な傷を補修するためにシリコン酸化膜１１の上部に膜厚１００nm程度の薄いシリコン酸化膜を堆積しても良い。
【００４０】
さらに、シリコン酸化膜１１上にフォトレジスト膜ＰＲを塗布する。フォトレジスト膜ＰＲは、たとえばスピン塗布法により形成し、プリベークを行って固化する。フォトレジスト膜ＰＲは、ネガ型のフォトレジスト材料を用いる。
【００４１】
次に、フォトレジスト膜ＰＲへの露光工程を説明する。図８は、本参考例で用いる縮小投影露光装置の一例を示す概念図である。縮小投影露光装置２００は、例えば縮小率が１／４、露光光はＫｒＦエキシマレーザ（波長λ＝０．２４８μｍ）、コヒーレンシσが０．３以下、好ましくは０．１以下、投影光学レンズの開口特性ＮＡが０．６８のスキャナである。
【００４２】
縮小投影露光装置２００の露光光源２００ａから放射された露光光は、フライアイレンズ２００ｂ、コンデンサレンズ２００ｃ，２００ｄおよびミラー２００ｅを介して位相シフトマスク２０１に照射される。位相シフトマスク２０１には、場合に応じてペリクル２０３が設けられている。ペリクル２０３は、位相シフトマスク２０１に異物が付着することに起因するパターンの転写不良を防止するための部材である。位相シフトマスク２０１に描かれたパターンは、投影レンズ２００ｆを介して試料台２００ｇ上の半導体ウエハ２０４（半導体基板１）の主面上に塗布されたフォトレジスト膜（ＰＲ）に転写される。位相シフトマスク２０１は、その平面の中心と投影レンズ２００ｆの光軸との相対的な平面位置が正確に合わされた状態でマスクステージ２００ｈ上に載置されている。マスクステージ２００ｈは、位相シフトマスク２０１の主面に水平な方向および垂直な方向に移動可能な状態で設置されている。このマスクステージ２００ｈの移動は、マスク位置制御手段２００ｉによって制御されている。試料台２００ｇは、Ｚステージ２００ｊ上に載置されている。Ｚステージ２００ｊは、投影レンズ２００ｆの光軸方向（図８の上下方向）に移動可能な状態でＸＹステージ２００ｋ上に設置されている。ＸＹステージ２００ｋは、半導体ウエハ２０４の主面に水平な方向であって互いに交差するＸおよびＹの方向に移動可能な状態で設置されている。このようなＺステージ２００ｊおよびＸＹステージ２００ｋは、主制御系２００ｍからの制御命令に応じて、それぞれの駆動手段２００ｐ、２００ｑによって駆動される。したがって、半導体ウエハ２０４を所望の露光位置に移動させることが可能となっている。その平面位置は、Ｚステージ２００ｊに固定されたミラー２００ｒの位置として、レーザ測長器２００ｓによって正確にモニタされている。
【００４３】
図９は、縮小投影露光装置２００で用いる位相シフトマスク（レチクル）２０１の一例を示した平面図である。本実施の形態では、６チップ分のパターンが形成された位相シフトマスクを例示する。チップ１に相当するチップパターン１Ｐが６チップ分形成されている。
【００４４】
図１０は、チップパターン１Ｐのメモリセル部分を拡大して示した平面図である。このパターンによりフォトレジスト膜ＰＲに第１段階の露光を行う。この第１段階の露光で用いるパターンは、ワード線ＷＬが延在する方向と同じＹ方向に延在する直線パターンがストライプ状に形成されたパターンＰ１である。
【００４５】
図１１（ａ）は、図１０に示す領域の位相シフトマスク２０１の要部拡大断面図である。位相シフトマスク２０１は、基板２０１Ａにストライプ状のパターンＰ１が形成され、光が透過する部分には１つ置きに位相シフト材料２０１Ｓが形成されている。基板２０１Ａはたとえば石英ガラスからなり、パターンＰ１はクロム等の金属で構成される。位相シフト材料２０１Ｓは、たとえばシリコン酸化膜（石英）からなり、隣接する透過部分を透過する光と比較してその位相差が１８０度になるように膜厚が調整されている。
【００４６】
なお、位相シフトマスク２０１は、図１１（ｂ）に示すように、基板２０１Ａの厚さを変えて、隣接する領域の透過光の位相差が１８０度になるように調整されたシフタ部２０１Ｓ２を有するようにしても良い。
【００４７】
このような位相シフトマスク２０１と前記した縮小投影露光装置２００を用いて、前記フォトレジスト膜ＰＲに露光を行う。図１２は、Ｙ方向に延在するパターンＰ１がどの様に露光されるかを示した平面図である。図１２において斜線で示した領域Ｆが光照射された領域である。図１２に示すように、この段階（第１段階）での露光では、ワード線ＷＬパターンの領域に照射領域Ｆが重なるように露光する。すなわち、活性領域Ｌの両端部および中央部に露光されないようにパターンＰ１の位置決めを行う。
【００４８】
次に、前記同様の縮小投影露光装置２００を用い、位相シフトマスク２０１を入れ替えて第２段階の露光を行う。図１３は、この段階で用いる位相シフトマスク２０１のメモリセル部分を拡大して示した平面図である。このパターンにより前記フォトレジスト膜ＰＲに第２段階の露光を行う。この第２段階の露光で用いるパターンは、ワード線ＷＬの延在方向（Ｙ方向）、あるいは後に説明するビット線の延在方向（Ｘ方向）とも相違し、活性領域Ｌの長辺または長径方向と同じＡ方向に延在する直線パターンがストライプ状に形成されたパターンＰ２である。このパターンＰ２が形成された位相シフトマスク２０１の断面は、図１１と同様である。
【００４９】
図１４は、Ａ方向に延在するパターンＰ２がどの様に露光されるかを示した平面図である。図１４において斜線で示した領域Ｇが光照射された領域である。図１４に示すように、この第２段階での露光では、活性領域Ｌが形成されていない領域上に照射領域Ｇが重なるように露光する。すなわち、活性領域Ｌの両端部および中央部に露光されないようにパターンＰ２の位置決めを行う。
【００５０】
このようにして露光された露光領域Ｈを示したのが図１５である。すなわち、２回の露光で、前記フォトレジスト膜ＰＲは、図１５に示すような露光領域Ｈで露光される。この後、適当な薬液を用いてフォトレジスト膜ＰＲを現像し、露光されていない領域を除去する。フォトレジスト膜ＰＲとしてネガ型のフォトレジスト材料を用いているので、露光領域Ｈの領域が残るように現像される。さらにポストベークを施してパターニングされたフォトレジスト膜ＰＲをマスクとする。
【００５１】
次に、パターニングされたフォトレジスト膜ＰＲをマスクにしたドライエッチングで、コンタクトホール１２を形成する。コンタクトホール１２が形成される平面位置を図１７に示す。図１７では、コンタクトホール１２は円形に描かれているが、前記したようにコンタクトホール１２を形成するためのマスク（フォトレジスト膜ＰＲ）の開口形状は菱形であり、形成されるコンタクトホール１２は、実際には楕円形状になる。
【００５２】
コンタクトホール１２は、ｎ型半導体領域９（ソース、ドレイン）の上部のシリコン酸化膜１１およびシリコン窒化膜１０をエッチングすることにより形成する。このエッチングは、まず、シリコン窒化膜１０に対するシリコン酸化膜１１のエッチングレートが大きくなるような条件の第１段階のエッチングを行って、ｎ型半導体領域９や素子分離溝３の上部を覆っているシリコン窒化膜１０が完全には除去されないようにする。続いて、シリコン酸化膜（ゲート酸化膜６および素子分離溝３内のシリコン酸化膜）に対するシリコン窒化膜１０のエッチングレートが大きくなるような条件の第２段階のエッチングを行い、ｎ型半導体領域９の上部のシリコン窒化膜１０とゲート酸化膜６とを除去する。このようにしてｎ型半導体領域９や素子分離溝３が深く削れないようにする。また、このエッチングは、シリコン窒化膜１０が異方的にエッチングされるような条件で行い、ゲート電極７（ワード線ＷＬ）の側壁にシリコン窒化膜１０が残るようにする。これにより、フォトリソグラフィの解像限界以下の微細な径を有するコンタクトホール１２がゲート電極７（ワード線ＷＬ）に対して自己整合で形成される。コンタクトホール１２をゲート電極７（ワード線ＷＬ）に対して自己整合で形成するには、あらかじめシリコン窒化膜１０を異方性エッチングしてゲート電極７（ワード線ＷＬ）の側壁にサイドウォールスペーサを形成しておいてもよい。
【００５３】
次に、フォトレジスト膜ＰＲを除去した後、フッ酸＋フッ化アンモニウム混液などのエッチング液を使って、コンタクトホール１２の底部に露出した基板表面のドライエッチング残渣やフォトレジスト残渣などを除去し、図１８に示すように、コンタクトホール１２の内部にプラグ１３を形成する。プラグ１３は、シリコン酸化膜１１の上部にｎ型不純物（たとえばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研磨してコンタクトホール１２の内部に残すことにより形成する。
【００５４】
次に、図１９に示すように、シリコン酸化膜１１の上部に膜厚２００nm程度のシリコン酸化膜１４を堆積し、このシリコン酸化膜１４にスルーホール１５を形成する。スルーホール１５の形成位置は図２０に示す。その後、スルーホール１５内にプラグ１６を形成し、さらにプラグ１６に接続されるビット線ＢＬをシリコン酸化膜１４上に形成する。
【００５５】
プラグ１６の形成は、まずシリコン酸化膜１４の上部に膜厚５０nm程度のＴｉ膜をスパッタリング法で堆積し、半導体基板１を８００℃程度で熱処理する。次いで、Ｔｉ膜の上部に膜厚５０nm程度のＴｉＮ膜をスパッタリング法で堆積し、さらにその上部に膜厚１５０nm程度のＷ膜を堆積する。その後、ＣＭＰを施してスルーホール１５内にのみ前記薄膜が残存するようにシリコン酸化膜１４上の薄膜を除去する。Ｔｉ膜を堆積した後、半導体基板１を８００℃程度で熱処理することにより、Ｔｉ膜と下地Ｓｉとが反応し、プラグ１３の表面に低抵抗のＴｉＳｉ2（チタンシリサイド）層が形成される。これにより、コンタクト抵抗を低減することができる。
【００５６】
ビット線ＢＬの形成は、たとえばタングステン膜を半導体基板１の全面に堆積し、これをフォトリソグラフィとエッチング技術を用いてパターニングする。ビット線ＢＬのパターニングは、図２１に示すように、Ｘ方向に延在する直線パターンで行う。ビット線ＢＬは、隣接するビット線ＢＬとの間に形成される寄生容量をできるだけ低減して情報の読み出し速度および書き込み速度を向上させるために、その間隔がその幅よりも長くなるように形成する。
【００５７】
なお、プラグ１６の形成と同時に同様なプラグを周辺回路領域のコンタクトホール内に形成できる。また、ビット線ＢＬと同時に同様な第１層配線を周辺回路領域に形成できる。
【００５８】
次に、図２２に示すように、ビット線ＢＬを覆う絶縁膜１７を形成し、絶縁膜１７にスルーホール１８を形成する。
【００５９】
絶縁膜１７には、たとえばＳＯＧ膜、あるいはＴＥＯＳ酸化膜、あるいはこれらの積層膜を用いる。また、絶縁膜１７の表面はＣＭＰ法を用いて研磨し、平坦化する。ＣＭＰを施した後に、表面の損傷を回復するために１００ｎｍ程度の膜厚のＴＥＯＳ酸化膜を形成しても良い。また、絶縁膜１７上にシリコン窒化膜を形成しても良い。
【００６０】
スルーホール１８の形成は、絶縁膜１７上にたとえば多結晶シリコン膜等からなるハードマスク１９を形成し、図２４に示すような所定の位置（スルーホール１８が形成される位置）に開口が形成されるようにパターニングする。その後、開口側壁に同様の材料からなるサイドウォールスペーサ２０を形成する。このようにサイドウォールスペーサ２０を形成することにより、フォトリソグラフィの解像限界以下の開口寸法でスルーホール１８を形成できる。その後、ハードマスク１９およびサイドウォールスペーサ２０をマスクとして絶縁膜１７に異方性エッチング（ドライエッチング）を施し、スルーホール１８を形成する。
【００６１】
フッ酸＋フッ化アンモニウム混液などのエッチング液を使って、スルーホール１８の底部に露出したプラグ１３の表面のドライエッチング残渣やフォトレジスト残渣などを除去する。
【００６２】
次に、図２３に示すように、スルーホール１８の内部にプラグ２１を形成する。プラグ２１は、多結晶シリコンからなる。プラグ２１は、絶縁膜１７の上部に、たとえば多結晶シリコン膜をＣＶＤ法により堆積し、これをエッチバックしてスルーホール１８の内部に残すことにより形成する。エッチバック法をＣＭＰ法に代えてもよい。なお、このエッチバックあるいはＣＭＰ法による研磨の際にハードマスク１９およびサイドウォールスペーサ２０も除去される。
【００６３】
また、プラグ２１の上部にルテニウムシリサイド（ＲｕＳｉ）膜２２を形成する。ルテニウムシリサイド２２の形成は以下のように行える。前記エッチバックの際にある程度過剰にエッチングを施すことにより、スルーホール１８上部のプラグ２１を過剰にエッチングし、あるいは、ＣＭＰ法による研磨後、プラグ２１にエッチバックを施して、スルーホール１８上部に凹部を形成する。その後スパッタ法あるいはＣＶＤ法により、前記凹部を埋め込むようにルテニウムシリサイド膜を堆積し、エッチバック法あるいはＣＭＰ法により凹部以外のルテニウムシリサイド膜を除去して凹部にのみルテニウムシリサイド２２を残存させる。
【００６４】
あるいは、プラグ２１形成後に、半導体基板１の全面にルテニウム膜を堆積し、半導体基板１に熱処理を施してプラグ２１とルテニウム膜とが接している部分にシリサイド反応を生じさせ、プラグ２１の上部にルテニウムシリサイド２２を形成してもよい。未反応のルテニウム膜はたとえばウェットエッチング等により選択的に除去する。
【００６５】
次に、図２５に示すように、プラグ２１およびルテニウムシリサイド２２が形成された絶縁膜１７上に、絶縁膜２４を形成し、パターニングされたハードマスク２５をマスクとして孔２６を形成する。絶縁膜２４はたとえばＣＶＤ法により堆積したシリコン酸化膜とする。絶縁膜２４の下部領域にシリコン窒化膜を設けても良い。シリコン窒化膜は、孔２６の加工の際のエッチングストッパとして機能できる。絶縁膜２４は、キャパシタ下部電極の加工のために形成されるものであり、その膜厚は、必要な容量値が確保できる下部電極表面積（電極面積）から逆算して求められる。下部電極に要求される電極面積は、キャパシタに許容される占有面積、あるいはキャパシタ絶縁膜の膜厚および誘電率に左右される。
【００６６】
ハードマスク２５のパターニングは、フォトレジスト膜をマスクとするエッチングにより行う。ハードマスク２５のパターニングは、図２６に示すような平面パターンで行う。
【００６７】
孔２６の形成は、異方性を有するドライエッチング法を用いる。絶縁膜２４の底部にシリコン窒化膜が形成されている場合には、シリコン酸化膜のエッチング速度が高く、シリコン窒化膜のエッチング速度が小さい選択的なエッチング条件で第１のエッチングを行ない、次にシリコン窒化膜がエッチングされやすい条件で第２のエッチングを行う。第１にエッチングの際、シリコン窒化膜はエッチングされ難いのでエッチングストッパとして機能する。このような２段階のエッチングを用いることにより、シリコン窒化膜（絶縁膜２４）の下地である絶縁膜１７の過剰なエッチングを防止できる。これによりプラグ２１の上部のルテニウムシリサイド２２の表面が露出する。
【００６８】
次に、孔２６の側壁および底面を覆うようにルテニウム膜をＣＶＤ法により形成する。膜厚はたとえば２０ｎｍとする。ＣＶＤ法によりルテニウム膜２８を形成するため、孔２６の側壁にも十分な膜厚のルテニウム膜が形成される。その後孔２６を埋め込むように絶縁膜を形成し、たとえばエッチバック法を用いて孔２６以外のルテニウム膜を除去して下部電極３２を形成する（図２７）。このときハードマスク２５も同時に除去できる。なお、エッチバック法に代えてＣＭＰ法を用いることもできる。さらに孔２６内に埋め込んで形成した絶縁膜をたとえばウエットエッチング法を用いて除去する。
【００６９】
次に、図２８に示すように、キャパシタ絶縁膜３３を形成する。キャパシタ絶縁膜３３は多結晶酸化タンタル膜とする。キャパシタ絶縁膜３３の形成は、以下の通りである。すなわち、半導体基板１の全面に膜厚１０〜１５nm程度の酸化タンタル膜を堆積する。酸化タンタル膜の堆積は、たとえばペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）を原料ガスに、酸素（Ｏ2）を酸化剤に用い、処理温度をたとえば４４０℃、処理圧力をたとえば６５Ｐａとする熱ＣＶＤ法により行える。このように、酸化タンタル膜を熱ＣＶＤ法により堆積することにより、ステップカバレッジに優れたものとすることができる。
【００７０】
この条件で形成された酸化タンタル膜は、アモルファス薄膜である。また、酸化タンタル膜には原料から混入する炭素が不純物として多量に含まれており、そのままではキャパシタ絶縁膜として安定的な特性を確保できず、実用には耐えない。安定性を確保するためには、酸化タンタル膜の熱処理が必要である。酸化タンタル膜を熱処理することにより結晶化酸化タンタル膜が形成される。この熱処理により酸化タンタル膜の結晶化と酸素欠陥の補充が行われる。
【００７１】
熱処理は、非酸化性雰囲気における処理温度５００〜７００℃の条件で酸化タンタル膜の結晶化熱処理を行う。その後、酸化性雰囲気における処理温度５００〜７００℃の条件で結晶化膜の改質熱処理を行う。このように結晶化熱処理を先に行い、後に改質熱処理を行うことで、下部に位置するプラグ２１、ルテニウムシリサイド２２およびバリア膜２７、２７’の酸化の恐れをより小さくすることができる。なお、結晶化熱処理は酸化性雰囲気で行っても良い。
【００７２】
さらに、キャパシタの上部電極３４を形成する。上部電極３４は、たとえばルテニウム膜とすることができる。上部電極３４は、微細な孔２６を埋め込む必要があるためＣＶＤ法で形成する。なお、キャパシタ絶縁膜に酸化タンタル膜を用いる場合には上部電極３４の材料として窒化チタン膜を用いることができる。また、上部電極３４には、ルテニウムの他に窒化チタン、タングステン等を積層した積層膜を適用することもできる。このようにしてＤＲＡＭメモリセルのキャパシタが形成される。
【００７３】
この後、キャパシタを覆う絶縁膜を形成し、さらに第２層配線等上層配線を形成できるが、詳細な説明は省略する。
【００７４】
本参考例によれば、ビット線ＢＬあるいはキャパシタに接続するためのコンタクトホール１２の形成を、２段階の露光工程により露光されたフォトレジスト膜ＰＲを用いて行う。フォトレジスト膜ＰＲのパターニングの精度は、２段階の露光を行うため高い精度に維持できる。すなわち、本参考例では、第１段階、第２段階のいずれの露光工程でも、ストライプラインの露光パターン（マスク）を用いる。このため、位相シフトマスクの特性をほぼ完全な状態で適用でき、高精細なエッチングマスクを形成して、加工精度を向上できる。また、本参考例では、２段階の露光を用いているにも関わらず、コンタクトホール１２の形成位置の相対的なズレを生じない。つまり、互いに延在方向の相違するストライプパターンを重ねて、このパターンの非露光部に開口を形成するようにしたため、多少のマスク位置あわせにズレを生じても、相対的な位置関係は一定に保たれる。同時に、コンタクトホール１２の形状も均一化され、コンタクトホール１２間の繋がりや開口形状の変形を防止して、素子の信頼性を向上できる。さらに、加工マージンが向上するので、加工が容易になり、スループットの向上あるいは歩留まりの向上にも寄与できる。
【００７５】
なお、本参考例では、Ｙ方向に延在するパターンＰ１とＡ方向に延在するパターンＰ２とを別々の位相シフトマスク２０１に形成し、第１段階の露光と第２段階の露光とを位相シフトマスク２０１を入れ替えて実行したが、第１段階の露光と第２段階の露光を位相シフトマスク２０１を入れ替えずに行うことができる。すなわち図２９（ａ）に示すように、位相シフトマスク２０１の半分（チップパターン１Ｐ１〜１Ｐ３）についてはそのメモリセル領域のパターンを図２９（ｂ）に示すようにＹ方向に延在する直線パターンＰ１とし、位相シフトマスク２０１の他の半分（チップパターン１Ｐ４〜１Ｐ６）についてはそのメモリセル領域のパターンを図２９（ｃ）に示すようにＡ方向に延在する直線パターンＰ２とすることができる。このような位相シフトマスク２０１を用いてフォトレジスト膜ＰＲを露光すると、第１の段階の露光と第２の段階の露光の２段階の露光をマスクを入れ替えることなく行えるので、マスク設置の際の設置精度を考慮する必要がなく、加工精度を向上できる。
【００７６】
また、前記参考例では、Ａ方向に延在する直線パターンＰ２を例示したが、図３０に示すような直線パターンＰ３に代えることができる。直線パターンＰ３は、パターンＰ２をワード線ＷＬの延在方向軸（Ｙ軸）に対して対称変換したパターンである。図３１に示すように、直線パターンＰ１でフォトレジスト膜ＰＲを露光した後、図３０のパターンＰ３を露光すると、活性領域Ｌの両端部および中央部に未露光の領域が残る。このようにして露光されたフォトレジスト膜ＰＲは、前記参考例と同様にコンタクトホール１２の形成に適用できる。この場合にあっても、前記参考例と同様にパターンＰ１、Ｐ３間の位置あわせにマージンが許容される。つまり、パターンＰ１とパターンＰ３とが若干ずれて形成されてもコンタクトホール１２の相対的な位置にズレは生じず、コンタクトホール１２の開口形状の変形、コンタクトホール１２間のパターンの繋がりが発生しない。
【００７７】
また、前記参考例では、Ｙ方向に配置された活性領域ＬがＡ方向にずれて配置された例を説明したが、図３２、図３３に示すように、活性領域ＬがＹ方向に揃って配置された場合にも適用できる。図３２は、パターンＰ１とパターンＰ２とを適応してコンタクトホールを形成する例であり、図３３は、パターンＰ１とパターンＰ３とを適用してコンタクトホールを形成する例である。
【００７８】
（実施の形態１）図３４〜図３８は、本発明の実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した平面図または断面図である。本実施の形態の製造方法は、参考例における図７の工程までは参考例と同様である。よってこの部分の詳細な説明は省略する。
【００７９】
図７に示すように、フォトレジスト膜ＰＲを形成した後、参考例と同様な縮小投影露光装置２００および位相シフトマスク２０１を用いて露光を行う。ただし、本実施の形態で用いるフォトレジスト材料はネガ型に限らず、ポジ型でも良い。また、本工程で用いる位相シフトマスク２０１のメモリセル領域のパターンは、図３４に示すように、Ａ方向に延在する直線パターンＰ２である。本実施の形態の直線パターンＰ２は、参考例の直線パターンＰ２と同様である。ただし、用いるレジスト材料がポジ型の場合は、本実施の形態のパターンの明暗が逆に形成されることは言うまでもない。
【００８０】
上記露光の後、参考例と同様にフォトレジスト膜ＰＲを現像する。このようにしてパターニングされたフォトレジスト膜ＰＲの平面形状は、図３４に示すように、直線パターンであり、活性領域Ｌ上が除去された状態で形成される。図３５は、この段階の断面図である。
【００８１】
次に、フォトレジスト膜ＰＲをマスクとして、シリコン酸化膜１１およびシリコン窒化膜１０に異方性エッチングを施す（図３６）。このエッチングでは、フォトレジスト膜ＰＲに加えて、ゲート電極（ワード線ＷＬ）上のキャップ絶縁膜８もマスクとして作用する。すなわち、このエッチングの際に、第１段階のエッチングとして、シリコン酸化膜がエッチングされるが、シリコン窒化膜がエッチングされない条件でエッチングを行う。その後、第２のエッチングとしてシリコン窒化膜がエッチングされる条件でエッチングを行う。この結果、ワード線ＷＬ上にキャップ絶縁膜８が残存され、ワード線ＷＬの側壁にはシリコン窒化膜１０が残存されるとともに、活性領域Ｌの中央部および両端部が露出する。
【００８２】
次に、フォトレジスト膜ＰＲを除去し、半導体基板１の全面に、たとえば多結晶シリコン膜からなる導電膜４０を形成する。多結晶シリコン膜にはあらかじめ不純物を導入してその導電率を高める。
【００８３】
次に、図３８に示すように、導電膜４０にＣＭＰ法を施して、導電膜４０を研磨する。この研磨は、キャップ絶縁膜８の表面が露出するまで行う。これにより、ゲート電極（ワード線ＷＬ）とその上層のキャップ絶縁膜８により導電膜４０が分断されて、活性領域Ｌの中央部および両端部の上部にプラグ４１が形成される。このプラグ４１は、参考例のプラグ１３と同様に機能する。この後の工程は参考例と同様である。
【００８４】
本実施の形態によれば、直線パターンＰ２を用いた１回の露光と、ＣＭＰ法による研磨を用いて、高い精度でプラグ４１が形成できる。すなわち、本実施の形態の露光工程では、参考例と同様に直線パターンを用いているので、位相シフトマスクを有効に利用して高精度な加工が実現できる。また、パターンＰ２の位置合わせはゲート電極（ワード線ＷＬ）に対して行われるが、この位置決め精度は参考例のパターンＰ１とパターンＰ２の場合と同様に高い精度が要求されるわけではない。この結果、加工マージンを向上して信頼性、歩留まりの向上を図れる。また、露光工程が１度で良いため工程が簡略化できる。
【００８５】
なお、参考例と同様に、パターンＰ２を、図３９に示すように、パターンＰ３に変えても良い。
【００８６】
また、参考例と同様に、図３２、図３３に示すような活性領域ＬがＹ方向に揃って配置された場合にも適用できることは言うまでもない。
【００８７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００８８】
たとえば、前記実施の形態では、コンタクトホール１２を形成する際のエッチングマスクにフォトレジスト膜ＰＲを用いたが、ハードマスクを用いても良い。
【００８９】
また、前記実施の形態では、ＤＲＡＭについて説明したが、ＤＲＡＭを有するシステムＬＳＩ等他の半導体集積回路装置に適用してもよい。
【００９０】
また、図１２で示すパターンＰ１で周辺回路領域も同時に露光する場合には、図４２に示すように、メモリセル領域内の直線パターンの数は奇数（図４２の場合５本）にすることができる。このように直線パターンの数を奇数にすることにより、位相シフトマスクを用いて周辺回路領域も同時に露光できる。つまり、ストライプ４２の場合には、位相シフトなしの領域Ｐ１１と、位相シフト領域Ｐ１２を整合させることができる。その他の位相シフトマスクについても同様である。
【００９１】
また、図１３に示すパターンＰ２のメモリセルアレイ領域の端部に、図４３に示すように、露光領域Ｐ２２を拡張し、もしくは、新たに領域Ｐ２２を露光してもよい。このように領域Ｐ２２を露光することにより、図４４に示すように、メモリセルアレイ領域の周辺部に未露光部を残さず、不要な孔（コンタクトホール）の形成を防止して、ワード線の浮遊容量の増加を防止できる。
【００９２】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００９３】
（１）メモリセルのコンタクトホールの形成を簡便に高精度に行える。
【００９４】
（２）ＤＲＡＭメモリセルのコンタクトホール形成のプロセスマージンを向上できる。
【００９５】
（３）ＤＲＡＭを含む半導体集積回路装置の歩留まりを向上できる。
【図面の簡単な説明】
【図１】本発明の参考例であるＤＲＡＭを形成した半導体チップの全体平面図である。
【図２】参考例のＤＲＡＭの製造工程の一例を工程順に示した平面図である。
【図３】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図４】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図５】参考例のＤＲＡＭの製造工程の一例を工程順に示した平面図である。
【図６】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図７】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図８】参考例の製造方法で用いる縮小投影露光装置を示した概略図である。
【図９】参考例の製造方法で用いる位相シフトマスクを示した平面図である。
【図１０】参考例の製造方法で用いる位相シフトマスクのメモリセル部分を拡大して示した平面図である。
【図１１】参考例の製造方法で用いる位相シフトマスクの要部拡大断面図である。
【図１２】参考例のＤＲＡＭの製造工程の一例を工程順に示した平面図である。
【図１３】参考例の製造方法で用いる位相シフトマスクのメモリセル部分を拡大して示した平面図である。
【図１４】参考例のＤＲＡＭの製造工程の一例を工程順に示した平面図である。
【図１５】参考例のＤＲＡＭの製造工程の一例を工程順に示した平面図である。
【図１６】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図１７】参考例のＤＲＡＭの製造工程の一例を工程順に示した平面図である。
【図１８】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図１９】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図２０】参考例のＤＲＡＭの製造工程の一例を工程順に示した平面図である。
【図２１】参考例のＤＲＡＭの製造工程の一例を工程順に示した平面図である。
【図２２】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図２３】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図２４】参考例のＤＲＡＭの製造工程の一例を工程順に示した平面図である。
【図２５】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図２６】参考例のＤＲＡＭの製造工程の一例を工程順に示した平面図である。
【図２７】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図２８】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図２９】（ａ）は参考例の製造方法で用いる位相シフトマスクの他の例を示した平面図であり、（ｂ）および（ｃ）はメモリセル部分を拡大して示した平面図である。
【図３０】参考例の製造方法で用いる位相シフトマスクのメモリセル部分の他の例を拡大して示した平面図である。
【図３１】参考例のＤＲＡＭの製造工程の他の例を示した断面図である。
【図３２】参考例のＤＲＡＭの製造工程のさらに他の例を示した平面図である。
【図３３】参考例のＤＲＡＭの製造工程の他の例を示した断面図である。
【図３４】本発明の実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した平面図である。
【図３５】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図３６】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図３７】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図３８】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図３９】実施の形態１のＤＲＡＭの製造工程の他の例を示した平面図である。
【図４０】本発明と比較する技術を説明するための平面概念図である。
【図４１】本発明の課題を説明するための平面概念図である。
【図４２】本発明の他の実施の形態を示す平面図である。
【図４３】本発明の他の実施の形態を示す平面図である。
【図４４】本発明の他の実施の形態を示す平面図である。
【符号の説明】
１ 半導体基板
１Ａ 半導体チップ
１Ｐ チップパターン
２ 素子分離領域
３ 溝（素子分離溝）
４ シリコン酸化膜
５ ｐ型ウエル
６ ゲート酸化膜
７ ゲート電極
８ シリコン窒化膜（キャップ絶縁膜）
９ ｎ型半導体領域
１０ シリコン窒化膜
１１ シリコン酸化膜
１２ コンタクトホール
１３ プラグ
１４ シリコン酸化膜
１５ スルーホール
１６ プラグ
１７ 絶縁膜（シリコン酸化膜）
１８ スルーホール
１９ ハードマスク
２０ サイドウォールスペーサ
２１ プラグ
２２ ルテニウムシリサイド膜
２４ 絶縁膜
２５ ハードマスク
２６ 孔
２７ バリア膜
２８ ルテニウム膜
３２ 下部電極
３３ キャパシタ絶縁膜
３４ 上部電極
４０ 導電膜４１ プラグ
２００ 縮小投影露光装置
２００ａ 露光光源
２００ｂ フライアイレンズ
２００ｃ コンデンサレンズ
２００ｅ ミラー
２００ｆ 投影レンズ
２００ｇ 試料台
２００ｈ マスクステージ
２００ｉ マスク位置制御手段
２００ｊ Ｚステージ
２００ｋ ＸＹステージ
２００ｍ 主制御系
２００ｐ 駆動手段
２００ｒ ミラー
２００ｓ レーザ測長器
２０１ 位相シフトマスク
２０１Ａ 基板
２０１Ｓ 位相シフト材料
２０３ ペリクル
２０４ 半導体ウエハ
４０１ 活性領域
４０２ コンタクトホール
４０３ 正方形
４０４ 活性領域
４０５ コンタクトホール
４０６ 図形
ＢＬ ビット線
Ｆ 照射領域Ｇ 照射領域
Ｈ 露光領域
Ｌ 活性領域
ＭＡＲＹ メモリアレイ
ＮＡ 開口特性
Ｐ１〜Ｐ３ 直線パターン
ＰＲ フォトレジスト膜
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
ＳＡ センスアンプ
ＷＤ ワードドライバ
ＷＬ ワード線
λ 波長
σ コヒーレンシ
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＤＲＡＭのメモリセルは、一般に、半導体基板の主面上にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置される。１個のメモリセルは、それを選択する１個のＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor）と、このＭＩＳＦＥＴに直列に接続された１個の情報蓄積用容量素子（キャパシタ）とで構成される。
【０００３】
メモリセル選択用のＭＩＳＦＥＴは、周囲を素子分離領域で囲まれた活性領域に形成され、主として、ゲート酸化膜、ワード線と一体に構成されたゲート電極およびソース、ドレインを構成する一対の半導体領域で構成される。このＭＩＳＦＥＴは、通常１つの活性領域に２個形成され、２つのＭＩＳＦＥＴの一方のソース・ドレイン（半導体領域）が前記活性領域の中央部で共有される。ビット線は、前記ＭＩＳＦＥＴの上部に配置され、共有された前記半導体領域と電気的に接続される。キャパシタは、同じく前記ＭＩＳＦＥＴの上部に配置され、上記ソース、ドレインの他方と電気的に接続される。
【０００４】
前記のような構成のＤＲＡＭは、たとえば特開平１１−２６７１２号公報に開示されている。
【０００５】
【発明が解決しようとする課題】
このような構成のＤＲＡＭを高集積化すると、ビット線あるいはキャパシタと半導体基板とを電気的に接続するための接続部材（プラグ）を形成する工程において以下のような問題が生じる。
【０００６】
すなわち、従来のＤＲＡＭのメモリセル領域では、図４０（ａ）に示すように、素子（ＤＲＡＭ選択用のＭＩＳＦＥＴ）が形成される活性領域４０１が、ワード線（ＭＩＳＦＥＴのゲート電極）の方向（ｙ方向）と垂直な方向（ｘ方向）に形成され、ビット線は活性領域４０１と同じ方向（ｘ方向）に形成される。このとき、キャパシタあるいはビット線に接続するためのコンタクトホール４０２は、活性領域４０１の両端部および中央部に形成される。これらコンタクトホール４０２は、図示するように、その中心点を結ぶ図形が正方形４０３になる。このように隣接すコンタクトホール４０２の間隔が互いに等しいため、隣接するコンタクトホール４０２との関係では位相が１８０度相違するレベンソン型の位相シフトマスクを用いてフォトリソグラフィの解像度を向上することが可能である。なお、図４０（ｂ）に示すように、活性領域４０１がｙ方向に揃えて形成された場合でも同様である。
【０００７】
ところが、図４１（ａ）に示すように、２５６Ｍビットあるいは１Ｇビット以上の集積度を実現するＤＲＡＭでは、いわゆる１交点セル方式が採用される。１交点セルの関する技術は、特に開示されたものはないが、本出願人による特願平１１−１６６３２０号がある。１交点セルのＤＲＡＭメモリセルのうち、活性領域４０４がビット線とは平行には、また、ワード線とは垂直には形成されず、斜め方向に形成した場合、このような活性領域４０４に接続するようにコンタクトホール４０５を形成すると、互いに隣接するコンタクトホール４０５の中心点を結ぶ図形４０６は菱形となる。この場合、近接するコンタクトホール４０５間に位相シフトの技術を適用しても、同相のコンタクトホール４０５が近接して形成される部分が生じる（矢印間に「近い」と表示した部分）。このような同相のコンタクトホール４０５が近接した場合、コンタクトホール４０５間の解像に不良が生じ、パターンが繋がってしまう、あるいは、パターン形状が変形してしまう可能性がある。特に高集積化を指向する場合にこの問題は大きい。
【０００８】
一方、上記問題を回避するため、たとえばビット線に接続するコンタクトホールパターンとキャパシタに接続するコンタクトホールパターンとを別々にマスク形成し、露光工程を２回に分ける方法が考え得る。すなわち、ビット線に接続するコンタクトホールパターンを露光し、その後キャパシタに接続するコンタクトホールパターンを露光する。このように一部のコンタクトホールパターンについて露光を行うため、パターン間の間隔が大きくなり、コンタクトホールパターンの変形、繋がりの問題は回避できる。しかし、露光を２回に分けると、両者のパターンが相対的にずれる問題がある。
【０００９】
本発明の目的は、メモリセルのコンタクトホールの形成を簡便に高精度に行える技術を提供することにある。
【００１０】
また、本発明の目的は、ＤＲＡＭメモリセルのコンタクトホール形成のプロセスマージンを向上することにある。
【００１１】
また、本発明の目的は、ＤＲＡＭを含む半導体集積回路装置の歩留まりを向上することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、ＤＲＡＭを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上に素子分離領域を形成し、前記素子分離領域で規定され、長辺を有する長方形状または長径を有する楕円形状またはその他任意の長辺または長径を有する平面パターンの活性領域を、前記長辺または長径の方向が所定のＡ方向と平行となるように前記ＤＲＡＭのメモリセルアレイ内に複数配置する工程と、
（ｂ）前記半導体基板の主面上に、前記ＤＲＡＭのワード線を構成する複数のゲート電極とその上に設けられた複数の第１絶縁膜からなる配線体を、前記Ａ方向と直交する方向から一定の角度を有して交差するＹ方向に延在する直線パターンからなるストライプパターンとして、前記活性領域と交差させて配置する工程と、
（ｃ）前記素子分離領域、前記活性領域、前記複数のゲート電極および前記複数の第１絶縁膜を覆う第２絶縁膜を形成し、前記第２絶縁膜に対してエッチング選択比を有する第３絶縁膜を、前記第２絶縁膜上に形成する工程と、
（ｄ）前記第３絶縁膜上にポジ型のフォトレジスト膜を塗布する工程と、
（ｅ）前記素子分離領域のうちの前記Ａ方向に隣接する活性領域の間の領域および前記複数の活性領域と対応する位置にストライプ状の複数の光透過領域が設けられ、これらの間にはストライプ状の遮光パターンが設けられたフォトマスクを用いて、前記フォトレジスト膜を露光する工程と、
（ｆ）前記フォトレジスト膜を現像し、前記遮光パターンに対応する部分のみを残存させる工程と、
（ｇ）現像後に残存する前記フォトレジスト膜をマスクとして用いて、前記第２および第３絶縁膜をエッチングで除去し、前記活性領域の両端部および中央部のみを露出させる工程と、
（ｈ）前記半導体基板の全面に導電膜を形成する工程と、
（ｉ）前記導電膜を研磨して、前記活性領域の両端部および中央部上にのみ、前記導電膜を残存させる工程と、
を有することを特徴とする。
【００１５】
また、本発明は、ＤＲＡＭを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上に素子分離領域を形成し、前記素子分離領域で規定され、長辺を有する長方形状または長径を有する楕円形状またはその他任意の長辺または長径を有する平面パターンの活性領域を、前記長辺または長径の方向が所定のＡ方向と平行となるように前記ＤＲＡＭのメモリセルアレイ内に複数配置する工程と、
（ｂ）前記半導体基板の主面上に、前記ＤＲＡＭのワード線を構成する複数のゲート電極とその上に設けられた複数の第１絶縁膜からなる配線体を、前記Ａ方向と直交する方向から一定の角度を有して交差するＹ方向に延在する直線パターンからなるストライプパターンとして、前記活性領域と交差させて配置する工程と、
（ｃ）前記素子分離領域、前記活性領域、前記複数のゲート電極および前記複数の第１絶縁膜を覆う第２絶縁膜を形成し、前記第２絶縁膜に対してエッチング選択比を有する第３絶縁膜を、前記第２絶縁膜上に形成する工程と、
（ｄ）前記第３絶縁膜上にポジ型のフォトレジスト膜を塗布する工程と、
（ｅ）前記素子分離領域のうちの前記複数のゲート電極で覆われていない領域と前記Ａ方向に隣接する活性領域の間の領域を除いた領域および前記複数の活性領域のうちの前記複数のゲート電極で覆われていない領域とに対応する位置にストライプ状の複数の光透過領域が設けられ、これらの間にはストライプ状の遮光パターンが設けられたフォトマスクを用いて、前記フォトレジスト膜を露光する工程と、
（ｆ）前記フォトレジスト膜を現像し、前記遮光パターンに対応する部分のみを残存させる工程と、
（ｇ）現像後に残存する前記フォトレジスト膜をマスクとして用いて、前記第２および第３絶縁膜をエッチングで除去し、前記活性領域の両端部および中央部のみを露出させる工程と、
（ｈ）前記半導体基板の全面に導電膜を形成する工程と、
（ｉ）前記導電膜を研磨して、前記活性領域の両端部および中央部上にのみ、前記導電膜を残存させる工程と、
を有することを特徴とする。
【００１６】
なお、１交点メモリセルの場合、ワード線に平行でメモリセルアレイを横切る長さのストライプパターンと、活性領域に平行でメモリセルアレイを横切る長さのストライプパターンとでメモリセルコンタクトを形成できる。この場合、全ての孔（コンタクトホール）は活性領域上に形成される。これに対し、２交点セルの場合、素子分離領域上にも不要な孔が形成される。不要な孔には接続部材の形成と同時に導電体が形成されるため、その存在は、ワード線の寄生容量を増加し、ＤＲＡＭの読み出し、書き込みの速度を低下させる要因となる。しかし、本発明を１交点セルに適用する場合には、このような不具合は生じない。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
（参考例１）図１は、本発明の参考例であるＤＲＡＭを形成した半導体チップの全体平面図である。図示のように、単結晶シリコンからなる半導体チップ１Ａの主面には、Ｙ方向（半導体チップ１Ａの長辺方向）およびＸ方向（半導体チップ１Ａの短辺方向）に沿って多数のメモリアレイＭＡＲＹがマトリクス状に配置されている。Ｙ方向に沿って互いに隣接するメモリアレイＭＡＲＹの間にはセンスアンプＳＡが配置されている。半導体チップ１Ａの主面の中央部には、ワードドライバＷＤ、データ線選択回路などの制御回路や、入出力回路、ボンディングパッドなどが配置されている。
【００２６】
図２〜図２８は、参考例のＤＲＡＭの製造工程の一例を工程順に示した平面図または断面図である。図２〜図２８において、平面図はＤＲＡＭのメモリセル領域について示し、周辺回路領域は省略している。断面図は、平面図に図示したＡ−Ａ線またはＢ−Ｂ線の断面を示し、各断面図の下部にＡＡあるいはＢＢの何れかを表示して平面図におけるＡ−Ａ線またはＢ−Ｂ線の何れの断面であるかを示している。
【００２７】
まず、図２の平面図および図３の断面図に示すように、半導体基板１の主面に素子分離領域２を形成し、ＭＩＳＦＥＴ素子が形成される活性領域Ｌを規定する。
【００２８】
ｐ型で比抵抗が１０Ωcm程度の単結晶シリコンからなる半導体基板１を用意し、前記半導体基板１の主面に素子分離領域２を形成する。ここでは単結晶シリコンの半導体基板１を例示するが、表面に単結晶シリコン層を有するＳＯＩ（Silicon On Insulator）基板、あるいは、表面に多結晶シリコン膜を有するガラス、セラミックス等の誘電体基板であってもよい。
【００２９】
素子分離領域２の形成は、たとえば膜厚１０nm程度の薄いシリコン酸化膜（図示せず）および膜厚１４０nm程度のシリコン窒化膜（図示せず）を半導体基板１上に堆積し、フォトレジスト膜（図示せず）をマスクにして、前記シリコン窒化膜およびシリコン酸化膜をパターニングする。このパターニングされたシリコン窒化膜をマスクとして半導体基板１をドライエッチングし、半導体基板１に深さ３００〜４００nm程度の溝３を形成する。溝３の内壁に生じたダメージ層を除去するために、薄い（膜厚１０nm程度の）シリコン酸化膜４を溝３の内壁に形成し、たとえばオゾン（Ｏ3）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積されたシリコン酸化膜（ＴＥＯＳ酸化膜、図示せず）を３００〜４００nm程度の膜厚で堆積する。このＴＥＯＳ酸化膜をＣＭＰ法により研磨して溝３以外の領域のＴＥＯＳ酸化膜を除去し、溝３の内部にこれを残して素子分離領域２を形成する。
【００３０】
素子分離領域２で囲まれた活性領域Ｌは、図２に示すように、Ａ方向に長辺を有する長方形状である。ここで長方形状という場合、長方形の角部は丸みを帯びた形状を含む。すなわち図２に示すような角部に丸みがもつ細長い形状も長方形状に含むものとする。また、ここでは長方形状を例示しているが、楕円形状でも良い。すなわち、活性領域Ｌは長辺または長径を有する平面パターンであればよい。また、活性領域Ｌは、後に説明するワード線（ゲート電極）あるいはビット線と直交あるいは平行には形成されず、各々所定の角度で交差するように形成される。すなわち、後に説明するようにワード線はＹ方向に延在する直線パターンで形成され、ビット線はＸ方向に延在する直線パターンで形成されるが、本実施の形態のＤＲＡＭメモリセルでは、活性領域Ｌの長辺は、Ｘ方向あるいはＹ方向に平行あるいは垂直な方向ではないＡ方向に形成される。このような活性領域Ｌのパターンは、いわゆる１交点セルのメモリセルで採用されるパターンである。
【００３１】
次に、半導体基板１の表面に残存しているシリコン酸化膜およびシリコン窒化膜をたとえば熱リン酸を用いたウェットエッチングで除去した後、メモリアレイと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴを形成する領域）にｐ型不純物、たとえばＢ（ホウ素）をイオン打ち込みしてｐ型ウエル５を形成する。本工程に前後して周辺回路領域にｐ型およびｎ型ウェルを形成できる。また、このイオン打ち込みに続いて、ＭＩＳＦＥＴのしきい値電圧を調整するための不純物、たとえばＢＦ2（フッ化ホウ素）をイオン打ち込みする。なお、メモリセルを形成する領域（メモリアレイ）の半導体基板１にｎ型不純物、たとえばＰ（リン）をイオン打ち込みして深い領域にｎ型半導体領域を形成してもよい。このｎ型半導体領域は、入出力回路などから半導体基板１を通じてメモリアレイのｐ型ウエル５にノイズが侵入するのを防止するために形成される。
【００３２】
次に、半導体基板１の表面をたとえばＨＦ（フッ酸）系の洗浄液を使って洗浄した後、図４および図５に示すように、メモリセル選択用のＭＩＳＦＥＴＱｓのゲート電極となるワード線ＷＬを形成する。なお、周辺回路領域では、本工程と同時に周辺回路のＭＩＳＦＥＴのゲート電極が形成される。
【００３３】
半導体基板１を８５０℃程度でウェット酸化してｐ型ウエル５の表面に膜厚７nm程度の清浄なゲート酸化膜６を形成し、ゲート電極およびキャップ絶縁膜、さらに低濃度不純物半導体領域を形成する。
【００３４】
ゲート酸化膜６の上部にゲート電極７を形成する。ゲート電極７は、メモリセル選択用ＭＩＳＦＥＴの一部を構成し、活性領域以外の領域ではワード線ＷＬとして使用される。このゲート電極７（ワード線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用ＭＩＳＦＥＴの短チャネル効果を抑制して、しきい値電圧を一定値以上に確保できる許容範囲内の最小寸法で構成される。また、隣接するゲート電極７（ワード線ＷＬ）同士の間隔は、フォトリソグラフィの解像限界で決まる最小寸法で構成される。なお、周辺回路領域では、この段階で周辺回路用ＭＩＳＦＥＴのゲート電極が形成される。
【００３５】
ゲート電極７（ワード線ＷＬ）は、たとえばＰ（リン）などのｎ型不純物がドープされた膜厚７０nm程度の多結晶シリコン膜を半導体基板１上にＣＶＤ法で堆積し、次いでその上部に膜厚５０nm程度のＷＮ（タングステンナイトライド）膜と膜厚１００nm程度のＷ膜とをスパッタリング法で堆積し、さらにその上部に膜厚１５０nm程度のシリコン窒化膜８をＣＶＤ法で堆積した後、フォトレジスト膜をマスクにしてこれらの膜をパターニングすることにより形成する。パターニングされたシリコン窒化膜８はキャップ絶縁膜として機能する。ＷＮ膜は、高温熱処理時にＷ膜と多結晶シリコン膜とが反応して両者の界面に高抵抗のシリサイド層が形成されるのを防止するバリア層として機能する。バリア層は、ＷＮ膜の他、ＴｉＮ（チタンナイトライド）膜などを使用することもできる。
【００３６】
ゲート電極７（ワード線ＷＬ）およびその上部にパターニングされたシリコン窒化膜８は、図５に示すように、直線パターンで形成される。その直線パターンはＹ方向に延在して形成される。
【００３７】
次に、フォトレジスト膜を除去し、フッ酸などのエッチング液を使って半導体基板１の表面に残ったドライエッチング残渣やフォトレジスト残渣などを除去した後、図６に示すように、ｐ型ウエル５にｎ型不純物、たとえばＰ（リン）をイオン打ち込みしてゲート電極７の両側のｐ型ウエル５にｎ型半導体領域９を形成する。これにより、メモリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成される。なお、本工程に前後して周辺回路領域にもｐ型あるいはｎ型の不純物がイオン注入され、周辺回路のＭＩＳＦＥＴが形成される。
【００３８】
次に、半導体基板１上にＣＶＤ法で膜厚５０〜１００nm程度のシリコン窒化膜１０を堆積する。シリコン窒化膜１０は、後に説明する接続孔を開口する際の過剰なエッチングを防止するためのエッチングストッパとして機能する。なお、メモリセル領域のシリコン窒化膜１０をフォトレジスト膜で覆い、周辺回路のシリコン窒化膜１０を異方性エッチングすることにより、周辺回路のゲート電極側壁にサイドウォールスペーサを形成し、その後、周辺回路領域のｎ型ウエルおよびｐ型ウェルに高濃度の半導体領域を形成して周辺回路領域にＬＤＤ(Lightly Doped Drain) 構造を備えたｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎが形成される。
【００３９】
次に、図７に示すように、半導体基板１上にたとえばＳＯＧ（Spin On Glass ）膜あるいはＴＥＯＳ酸化膜、またはそれらの積層膜からなるシリコン酸化膜１１を堆積した後、このシリコン酸化膜１１をＣＭＰ法で研磨してその表面を平坦化する。なお、ＣＭＰ法で研磨されたときに生じた前記シリコン酸化膜１１の表面の微細な傷を補修するためにシリコン酸化膜１１の上部に膜厚１００nm程度の薄いシリコン酸化膜を堆積しても良い。
【００４０】
さらに、シリコン酸化膜１１上にフォトレジスト膜ＰＲを塗布する。フォトレジスト膜ＰＲは、たとえばスピン塗布法により形成し、プリベークを行って固化する。フォトレジスト膜ＰＲは、ネガ型のフォトレジスト材料を用いる。
【００４１】
次に、フォトレジスト膜ＰＲへの露光工程を説明する。図８は、本参考例で用いる縮小投影露光装置の一例を示す概念図である。縮小投影露光装置２００は、例えば縮小率が１／４、露光光はＫｒＦエキシマレーザ（波長λ＝０．２４８μｍ）、コヒーレンシσが０．３以下、好ましくは０．１以下、投影光学レンズの開口特性ＮＡが０．６８のスキャナである。
【００４２】
縮小投影露光装置２００の露光光源２００ａから放射された露光光は、フライアイレンズ２００ｂ、コンデンサレンズ２００ｃ，２００ｄおよびミラー２００ｅを介して位相シフトマスク２０１に照射される。位相シフトマスク２０１には、場合に応じてペリクル２０３が設けられている。ペリクル２０３は、位相シフトマスク２０１に異物が付着することに起因するパターンの転写不良を防止するための部材である。位相シフトマスク２０１に描かれたパターンは、投影レンズ２００ｆを介して試料台２００ｇ上の半導体ウエハ２０４（半導体基板１）の主面上に塗布されたフォトレジスト膜（ＰＲ）に転写される。位相シフトマスク２０１は、その平面の中心と投影レンズ２００ｆの光軸との相対的な平面位置が正確に合わされた状態でマスクステージ２００ｈ上に載置されている。マスクステージ２００ｈは、位相シフトマスク２０１の主面に水平な方向および垂直な方向に移動可能な状態で設置されている。このマスクステージ２００ｈの移動は、マスク位置制御手段２００ｉによって制御されている。試料台２００ｇは、Ｚステージ２００ｊ上に載置されている。Ｚステージ２００ｊは、投影レンズ２００ｆの光軸方向（図８の上下方向）に移動可能な状態でＸＹステージ２００ｋ上に設置されている。ＸＹステージ２００ｋは、半導体ウエハ２０４の主面に水平な方向であって互いに交差するＸおよびＹの方向に移動可能な状態で設置されている。このようなＺステージ２００ｊおよびＸＹステージ２００ｋは、主制御系２００ｍからの制御命令に応じて、それぞれの駆動手段２００ｐ、２００ｑによって駆動される。したがって、半導体ウエハ２０４を所望の露光位置に移動させることが可能となっている。その平面位置は、Ｚステージ２００ｊに固定されたミラー２００ｒの位置として、レーザ測長器２００ｓによって正確にモニタされている。
【００４３】
図９は、縮小投影露光装置２００で用いる位相シフトマスク（レチクル）２０１の一例を示した平面図である。本実施の形態では、６チップ分のパターンが形成された位相シフトマスクを例示する。チップ１に相当するチップパターン１Ｐが６チップ分形成されている。
【００４４】
図１０は、チップパターン１Ｐのメモリセル部分を拡大して示した平面図である。このパターンによりフォトレジスト膜ＰＲに第１段階の露光を行う。この第１段階の露光で用いるパターンは、ワード線ＷＬが延在する方向と同じＹ方向に延在する直線パターンがストライプ状に形成されたパターンＰ１である。
【００４５】
図１１（ａ）は、図１０に示す領域の位相シフトマスク２０１の要部拡大断面図である。位相シフトマスク２０１は、基板２０１Ａにストライプ状のパターンＰ１が形成され、光が透過する部分には１つ置きに位相シフト材料２０１Ｓが形成されている。基板２０１Ａはたとえば石英ガラスからなり、パターンＰ１はクロム等の金属で構成される。位相シフト材料２０１Ｓは、たとえばシリコン酸化膜（石英）からなり、隣接する透過部分を透過する光と比較してその位相差が１８０度になるように膜厚が調整されている。
【００４６】
なお、位相シフトマスク２０１は、図１１（ｂ）に示すように、基板２０１Ａの厚さを変えて、隣接する領域の透過光の位相差が１８０度になるように調整されたシフタ部２０１Ｓ２を有するようにしても良い。
【００４７】
このような位相シフトマスク２０１と前記した縮小投影露光装置２００を用いて、前記フォトレジスト膜ＰＲに露光を行う。図１２は、Ｙ方向に延在するパターンＰ１がどの様に露光されるかを示した平面図である。図１２において斜線で示した領域Ｆが光照射された領域である。図１２に示すように、この段階（第１段階）での露光では、ワード線ＷＬパターンの領域に照射領域Ｆが重なるように露光する。すなわち、活性領域Ｌの両端部および中央部に露光されないようにパターンＰ１の位置決めを行う。
【００４８】
次に、前記同様の縮小投影露光装置２００を用い、位相シフトマスク２０１を入れ替えて第２段階の露光を行う。図１３は、この段階で用いる位相シフトマスク２０１のメモリセル部分を拡大して示した平面図である。このパターンにより前記フォトレジスト膜ＰＲに第２段階の露光を行う。この第２段階の露光で用いるパターンは、ワード線ＷＬの延在方向（Ｙ方向）、あるいは後に説明するビット線の延在方向（Ｘ方向）とも相違し、活性領域Ｌの長辺または長径方向と同じＡ方向に延在する直線パターンがストライプ状に形成されたパターンＰ２である。このパターンＰ２が形成された位相シフトマスク２０１の断面は、図１１と同様である。
【００４９】
図１４は、Ａ方向に延在するパターンＰ２がどの様に露光されるかを示した平面図である。図１４において斜線で示した領域Ｇが光照射された領域である。図１４に示すように、この第２段階での露光では、活性領域Ｌが形成されていない領域上に照射領域Ｇが重なるように露光する。すなわち、活性領域Ｌの両端部および中央部に露光されないようにパターンＰ２の位置決めを行う。
【００５０】
このようにして露光された露光領域Ｈを示したのが図１５である。すなわち、２回の露光で、前記フォトレジスト膜ＰＲは、図１５に示すような露光領域Ｈで露光される。この後、適当な薬液を用いてフォトレジスト膜ＰＲを現像し、露光されていない領域を除去する。フォトレジスト膜ＰＲとしてネガ型のフォトレジスト材料を用いているので、露光領域Ｈの領域が残るように現像される。さらにポストベークを施してパターニングされたフォトレジスト膜ＰＲをマスクとする。
【００５１】
次に、パターニングされたフォトレジスト膜ＰＲをマスクにしたドライエッチングで、コンタクトホール１２を形成する。コンタクトホール１２が形成される平面位置を図１７に示す。図１７では、コンタクトホール１２は円形に描かれているが、前記したようにコンタクトホール１２を形成するためのマスク（フォトレジスト膜ＰＲ）の開口形状は菱形であり、形成されるコンタクトホール１２は、実際には楕円形状になる。
【００５２】
コンタクトホール１２は、ｎ型半導体領域９（ソース、ドレイン）の上部のシリコン酸化膜１１およびシリコン窒化膜１０をエッチングすることにより形成する。このエッチングは、まず、シリコン窒化膜１０に対するシリコン酸化膜１１のエッチングレートが大きくなるような条件の第１段階のエッチングを行って、ｎ型半導体領域９や素子分離溝３の上部を覆っているシリコン窒化膜１０が完全には除去されないようにする。続いて、シリコン酸化膜（ゲート酸化膜６および素子分離溝３内のシリコン酸化膜）に対するシリコン窒化膜１０のエッチングレートが大きくなるような条件の第２段階のエッチングを行い、ｎ型半導体領域９の上部のシリコン窒化膜１０とゲート酸化膜６とを除去する。このようにしてｎ型半導体領域９や素子分離溝３が深く削れないようにする。また、このエッチングは、シリコン窒化膜１０が異方的にエッチングされるような条件で行い、ゲート電極７（ワード線ＷＬ）の側壁にシリコン窒化膜１０が残るようにする。これにより、フォトリソグラフィの解像限界以下の微細な径を有するコンタクトホール１２がゲート電極７（ワード線ＷＬ）に対して自己整合で形成される。コンタクトホール１２をゲート電極７（ワード線ＷＬ）に対して自己整合で形成するには、あらかじめシリコン窒化膜１０を異方性エッチングしてゲート電極７（ワード線ＷＬ）の側壁にサイドウォールスペーサを形成しておいてもよい。
【００５３】
次に、フォトレジスト膜ＰＲを除去した後、フッ酸＋フッ化アンモニウム混液などのエッチング液を使って、コンタクトホール１２の底部に露出した基板表面のドライエッチング残渣やフォトレジスト残渣などを除去し、図１８に示すように、コンタクトホール１２の内部にプラグ１３を形成する。プラグ１３は、シリコン酸化膜１１の上部にｎ型不純物（たとえばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研磨してコンタクトホール１２の内部に残すことにより形成する。
【００５４】
次に、図１９に示すように、シリコン酸化膜１１の上部に膜厚２００nm程度のシリコン酸化膜１４を堆積し、このシリコン酸化膜１４にスルーホール１５を形成する。スルーホール１５の形成位置は図２０に示す。その後、スルーホール１５内にプラグ１６を形成し、さらにプラグ１６に接続されるビット線ＢＬをシリコン酸化膜１４上に形成する。
【００５５】
プラグ１６の形成は、まずシリコン酸化膜１４の上部に膜厚５０nm程度のＴｉ膜をスパッタリング法で堆積し、半導体基板１を８００℃程度で熱処理する。次いで、Ｔｉ膜の上部に膜厚５０nm程度のＴｉＮ膜をスパッタリング法で堆積し、さらにその上部に膜厚１５０nm程度のＷ膜を堆積する。その後、ＣＭＰを施してスルーホール１５内にのみ前記薄膜が残存するようにシリコン酸化膜１４上の薄膜を除去する。Ｔｉ膜を堆積した後、半導体基板１を８００℃程度で熱処理することにより、Ｔｉ膜と下地Ｓｉとが反応し、プラグ１３の表面に低抵抗のＴｉＳｉ2（チタンシリサイド）層が形成される。これにより、コンタクト抵抗を低減することができる。
【００５６】
ビット線ＢＬの形成は、たとえばタングステン膜を半導体基板１の全面に堆積し、これをフォトリソグラフィとエッチング技術を用いてパターニングする。ビット線ＢＬのパターニングは、図２１に示すように、Ｘ方向に延在する直線パターンで行う。ビット線ＢＬは、隣接するビット線ＢＬとの間に形成される寄生容量をできるだけ低減して情報の読み出し速度および書き込み速度を向上させるために、その間隔がその幅よりも長くなるように形成する。
【００５７】
なお、プラグ１６の形成と同時に同様なプラグを周辺回路領域のコンタクトホール内に形成できる。また、ビット線ＢＬと同時に同様な第１層配線を周辺回路領域に形成できる。
【００５８】
次に、図２２に示すように、ビット線ＢＬを覆う絶縁膜１７を形成し、絶縁膜１７にスルーホール１８を形成する。
【００５９】
絶縁膜１７には、たとえばＳＯＧ膜、あるいはＴＥＯＳ酸化膜、あるいはこれらの積層膜を用いる。また、絶縁膜１７の表面はＣＭＰ法を用いて研磨し、平坦化する。ＣＭＰを施した後に、表面の損傷を回復するために１００ｎｍ程度の膜厚のＴＥＯＳ酸化膜を形成しても良い。また、絶縁膜１７上にシリコン窒化膜を形成しても良い。
【００６０】
スルーホール１８の形成は、絶縁膜１７上にたとえば多結晶シリコン膜等からなるハードマスク１９を形成し、図２４に示すような所定の位置（スルーホール１８が形成される位置）に開口が形成されるようにパターニングする。その後、開口側壁に同様の材料からなるサイドウォールスペーサ２０を形成する。このようにサイドウォールスペーサ２０を形成することにより、フォトリソグラフィの解像限界以下の開口寸法でスルーホール１８を形成できる。その後、ハードマスク１９およびサイドウォールスペーサ２０をマスクとして絶縁膜１７に異方性エッチング（ドライエッチング）を施し、スルーホール１８を形成する。
【００６１】
フッ酸＋フッ化アンモニウム混液などのエッチング液を使って、スルーホール１８の底部に露出したプラグ１３の表面のドライエッチング残渣やフォトレジスト残渣などを除去する。
【００６２】
次に、図２３に示すように、スルーホール１８の内部にプラグ２１を形成する。プラグ２１は、多結晶シリコンからなる。プラグ２１は、絶縁膜１７の上部に、たとえば多結晶シリコン膜をＣＶＤ法により堆積し、これをエッチバックしてスルーホール１８の内部に残すことにより形成する。エッチバック法をＣＭＰ法に代えてもよい。なお、このエッチバックあるいはＣＭＰ法による研磨の際にハードマスク１９およびサイドウォールスペーサ２０も除去される。
【００６３】
また、プラグ２１の上部にルテニウムシリサイド（ＲｕＳｉ）膜２２を形成する。ルテニウムシリサイド２２の形成は以下のように行える。前記エッチバックの際にある程度過剰にエッチングを施すことにより、スルーホール１８上部のプラグ２１を過剰にエッチングし、あるいは、ＣＭＰ法による研磨後、プラグ２１にエッチバックを施して、スルーホール１８上部に凹部を形成する。その後スパッタ法あるいはＣＶＤ法により、前記凹部を埋め込むようにルテニウムシリサイド膜を堆積し、エッチバック法あるいはＣＭＰ法により凹部以外のルテニウムシリサイド膜を除去して凹部にのみルテニウムシリサイド２２を残存させる。
【００６４】
あるいは、プラグ２１形成後に、半導体基板１の全面にルテニウム膜を堆積し、半導体基板１に熱処理を施してプラグ２１とルテニウム膜とが接している部分にシリサイド反応を生じさせ、プラグ２１の上部にルテニウムシリサイド２２を形成してもよい。未反応のルテニウム膜はたとえばウェットエッチング等により選択的に除去する。
【００６５】
次に、図２５に示すように、プラグ２１およびルテニウムシリサイド２２が形成された絶縁膜１７上に、絶縁膜２４を形成し、パターニングされたハードマスク２５をマスクとして孔２６を形成する。絶縁膜２４はたとえばＣＶＤ法により堆積したシリコン酸化膜とする。絶縁膜２４の下部領域にシリコン窒化膜を設けても良い。シリコン窒化膜は、孔２６の加工の際のエッチングストッパとして機能できる。絶縁膜２４は、キャパシタ下部電極の加工のために形成されるものであり、その膜厚は、必要な容量値が確保できる下部電極表面積（電極面積）から逆算して求められる。下部電極に要求される電極面積は、キャパシタに許容される占有面積、あるいはキャパシタ絶縁膜の膜厚および誘電率に左右される。
【００６６】
ハードマスク２５のパターニングは、フォトレジスト膜をマスクとするエッチングにより行う。ハードマスク２５のパターニングは、図２６に示すような平面パターンで行う。
【００６７】
孔２６の形成は、異方性を有するドライエッチング法を用いる。絶縁膜２４の底部にシリコン窒化膜が形成されている場合には、シリコン酸化膜のエッチング速度が高く、シリコン窒化膜のエッチング速度が小さい選択的なエッチング条件で第１のエッチングを行ない、次にシリコン窒化膜がエッチングされやすい条件で第２のエッチングを行う。第１にエッチングの際、シリコン窒化膜はエッチングされ難いのでエッチングストッパとして機能する。このような２段階のエッチングを用いることにより、シリコン窒化膜（絶縁膜２４）の下地である絶縁膜１７の過剰なエッチングを防止できる。これによりプラグ２１の上部のルテニウムシリサイド２２の表面が露出する。
【００６８】
次に、孔２６の側壁および底面を覆うようにルテニウム膜をＣＶＤ法により形成する。膜厚はたとえば２０ｎｍとする。ＣＶＤ法によりルテニウム膜２８を形成するため、孔２６の側壁にも十分な膜厚のルテニウム膜が形成される。その後孔２６を埋め込むように絶縁膜を形成し、たとえばエッチバック法を用いて孔２６以外のルテニウム膜を除去して下部電極３２を形成する（図２７）。このときハードマスク２５も同時に除去できる。なお、エッチバック法に代えてＣＭＰ法を用いることもできる。さらに孔２６内に埋め込んで形成した絶縁膜をたとえばウエットエッチング法を用いて除去する。
【００６９】
次に、図２８に示すように、キャパシタ絶縁膜３３を形成する。キャパシタ絶縁膜３３は多結晶酸化タンタル膜とする。キャパシタ絶縁膜３３の形成は、以下の通りである。すなわち、半導体基板１の全面に膜厚１０〜１５nm程度の酸化タンタル膜を堆積する。酸化タンタル膜の堆積は、たとえばペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）を原料ガスに、酸素（Ｏ2）を酸化剤に用い、処理温度をたとえば４４０℃、処理圧力をたとえば６５Ｐａとする熱ＣＶＤ法により行える。このように、酸化タンタル膜を熱ＣＶＤ法により堆積することにより、ステップカバレッジに優れたものとすることができる。
【００７０】
この条件で形成された酸化タンタル膜は、アモルファス薄膜である。また、酸化タンタル膜には原料から混入する炭素が不純物として多量に含まれており、そのままではキャパシタ絶縁膜として安定的な特性を確保できず、実用には耐えない。安定性を確保するためには、酸化タンタル膜の熱処理が必要である。酸化タンタル膜を熱処理することにより結晶化酸化タンタル膜が形成される。この熱処理により酸化タンタル膜の結晶化と酸素欠陥の補充が行われる。
【００７１】
熱処理は、非酸化性雰囲気における処理温度５００〜７００℃の条件で酸化タンタル膜の結晶化熱処理を行う。その後、酸化性雰囲気における処理温度５００〜７００℃の条件で結晶化膜の改質熱処理を行う。このように結晶化熱処理を先に行い、後に改質熱処理を行うことで、下部に位置するプラグ２１、ルテニウムシリサイド２２およびバリア膜２７、２７’の酸化の恐れをより小さくすることができる。なお、結晶化熱処理は酸化性雰囲気で行っても良い。
【００７２】
さらに、キャパシタの上部電極３４を形成する。上部電極３４は、たとえばルテニウム膜とすることができる。上部電極３４は、微細な孔２６を埋め込む必要があるためＣＶＤ法で形成する。なお、キャパシタ絶縁膜に酸化タンタル膜を用いる場合には上部電極３４の材料として窒化チタン膜を用いることができる。また、上部電極３４には、ルテニウムの他に窒化チタン、タングステン等を積層した積層膜を適用することもできる。このようにしてＤＲＡＭメモリセルのキャパシタが形成される。
【００７３】
この後、キャパシタを覆う絶縁膜を形成し、さらに第２層配線等上層配線を形成できるが、詳細な説明は省略する。
【００７４】
本参考例によれば、ビット線ＢＬあるいはキャパシタに接続するためのコンタクトホール１２の形成を、２段階の露光工程により露光されたフォトレジスト膜ＰＲを用いて行う。フォトレジスト膜ＰＲのパターニングの精度は、２段階の露光を行うため高い精度に維持できる。すなわち、本参考例では、第１段階、第２段階のいずれの露光工程でも、ストライプラインの露光パターン（マスク）を用いる。このため、位相シフトマスクの特性をほぼ完全な状態で適用でき、高精細なエッチングマスクを形成して、加工精度を向上できる。また、本参考例では、２段階の露光を用いているにも関わらず、コンタクトホール１２の形成位置の相対的なズレを生じない。つまり、互いに延在方向の相違するストライプパターンを重ねて、このパターンの非露光部に開口を形成するようにしたため、多少のマスク位置あわせにズレを生じても、相対的な位置関係は一定に保たれる。同時に、コンタクトホール１２の形状も均一化され、コンタクトホール１２間の繋がりや開口形状の変形を防止して、素子の信頼性を向上できる。さらに、加工マージンが向上するので、加工が容易になり、スループットの向上あるいは歩留まりの向上にも寄与できる。
【００７５】
なお、本参考例では、Ｙ方向に延在するパターンＰ１とＡ方向に延在するパターンＰ２とを別々の位相シフトマスク２０１に形成し、第１段階の露光と第２段階の露光とを位相シフトマスク２０１を入れ替えて実行したが、第１段階の露光と第２段階の露光を位相シフトマスク２０１を入れ替えずに行うことができる。すなわち図２９（ａ）に示すように、位相シフトマスク２０１の半分（チップパターン１Ｐ１〜１Ｐ３）についてはそのメモリセル領域のパターンを図２９（ｂ）に示すようにＹ方向に延在する直線パターンＰ１とし、位相シフトマスク２０１の他の半分（チップパターン１Ｐ４〜１Ｐ６）についてはそのメモリセル領域のパターンを図２９（ｃ）に示すようにＡ方向に延在する直線パターンＰ２とすることができる。このような位相シフトマスク２０１を用いてフォトレジスト膜ＰＲを露光すると、第１の段階の露光と第２の段階の露光の２段階の露光をマスクを入れ替えることなく行えるので、マスク設置の際の設置精度を考慮する必要がなく、加工精度を向上できる。
【００７６】
また、前記参考例では、Ａ方向に延在する直線パターンＰ２を例示したが、図３０に示すような直線パターンＰ３に代えることができる。直線パターンＰ３は、パターンＰ２をワード線ＷＬの延在方向軸（Ｙ軸）に対して対称変換したパターンである。図３１に示すように、直線パターンＰ１でフォトレジスト膜ＰＲを露光した後、図３０のパターンＰ３を露光すると、活性領域Ｌの両端部および中央部に未露光の領域が残る。このようにして露光されたフォトレジスト膜ＰＲは、前記参考例と同様にコンタクトホール１２の形成に適用できる。この場合にあっても、前記参考例と同様にパターンＰ１、Ｐ３間の位置あわせにマージンが許容される。つまり、パターンＰ１とパターンＰ３とが若干ずれて形成されてもコンタクトホール１２の相対的な位置にズレは生じず、コンタクトホール１２の開口形状の変形、コンタクトホール１２間のパターンの繋がりが発生しない。
【００７７】
また、前記参考例では、Ｙ方向に配置された活性領域ＬがＡ方向にずれて配置された例を説明したが、図３２、図３３に示すように、活性領域ＬがＹ方向に揃って配置された場合にも適用できる。図３２は、パターンＰ１とパターンＰ２とを適応してコンタクトホールを形成する例であり、図３３は、パターンＰ１とパターンＰ３とを適用してコンタクトホールを形成する例である。
【００７８】
（実施の形態１）図３４〜図３８は、本発明の実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した平面図または断面図である。本実施の形態の製造方法は、参考例における図７の工程までは参考例と同様である。よってこの部分の詳細な説明は省略する。
【００７９】
図７に示すように、フォトレジスト膜ＰＲを形成した後、参考例と同様な縮小投影露光装置２００および位相シフトマスク２０１を用いて露光を行う。ただし、本実施の形態で用いるフォトレジスト材料はネガ型に限らず、ポジ型でも良い。また、本工程で用いる位相シフトマスク２０１のメモリセル領域のパターンは、図３４に示すように、Ａ方向に延在する直線パターンＰ２である。本実施の形態の直線パターンＰ２は、参考例の直線パターンＰ２と同様である。ただし、用いるレジスト材料がポジ型の場合は、本実施の形態のパターンの明暗が逆に形成されることは言うまでもない。
【００８０】
上記露光の後、参考例と同様にフォトレジスト膜ＰＲを現像する。このようにしてパターニングされたフォトレジスト膜ＰＲの平面形状は、図３４に示すように、直線パターンであり、活性領域Ｌ上が除去された状態で形成される。図３５は、この段階の断面図である。
【００８１】
次に、フォトレジスト膜ＰＲをマスクとして、シリコン酸化膜１１およびシリコン窒化膜１０に異方性エッチングを施す（図３６）。このエッチングでは、フォトレジスト膜ＰＲに加えて、ゲート電極（ワード線ＷＬ）上のキャップ絶縁膜８もマスクとして作用する。すなわち、このエッチングの際に、第１段階のエッチングとして、シリコン酸化膜がエッチングされるが、シリコン窒化膜がエッチングされない条件でエッチングを行う。その後、第２のエッチングとしてシリコン窒化膜がエッチングされる条件でエッチングを行う。この結果、ワード線ＷＬ上にキャップ絶縁膜８が残存され、ワード線ＷＬの側壁にはシリコン窒化膜１０が残存されるとともに、活性領域Ｌの中央部および両端部が露出する。
【００８２】
次に、フォトレジスト膜ＰＲを除去し、半導体基板１の全面に、たとえば多結晶シリコン膜からなる導電膜４０を形成する。多結晶シリコン膜にはあらかじめ不純物を導入してその導電率を高める。
【００８３】
次に、図３８に示すように、導電膜４０にＣＭＰ法を施して、導電膜４０を研磨する。この研磨は、キャップ絶縁膜８の表面が露出するまで行う。これにより、ゲート電極（ワード線ＷＬ）とその上層のキャップ絶縁膜８により導電膜４０が分断されて、活性領域Ｌの中央部および両端部の上部にプラグ４１が形成される。このプラグ４１は、参考例のプラグ１３と同様に機能する。この後の工程は参考例と同様である。
【００８４】
本実施の形態によれば、直線パターンＰ２を用いた１回の露光と、ＣＭＰ法による研磨を用いて、高い精度でプラグ４１が形成できる。すなわち、本実施の形態の露光工程では、参考例と同様に直線パターンを用いているので、位相シフトマスクを有効に利用して高精度な加工が実現できる。また、パターンＰ２の位置合わせはゲート電極（ワード線ＷＬ）に対して行われるが、この位置決め精度は参考例のパターンＰ１とパターンＰ２の場合と同様に高い精度が要求されるわけではない。この結果、加工マージンを向上して信頼性、歩留まりの向上を図れる。また、露光工程が１度で良いため工程が簡略化できる。
【００８５】
なお、参考例と同様に、パターンＰ２を、図３９に示すように、パターンＰ３に変えても良い。
【００８６】
また、参考例と同様に、図３２、図３３に示すような活性領域ＬがＹ方向に揃って配置された場合にも適用できることは言うまでもない。
【００８７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００８８】
たとえば、前記実施の形態では、コンタクトホール１２を形成する際のエッチングマスクにフォトレジスト膜ＰＲを用いたが、ハードマスクを用いても良い。
【００８９】
また、前記実施の形態では、ＤＲＡＭについて説明したが、ＤＲＡＭを有するシステムＬＳＩ等他の半導体集積回路装置に適用してもよい。
【００９０】
また、図１２で示すパターンＰ１で周辺回路領域も同時に露光する場合には、図４２に示すように、メモリセル領域内の直線パターンの数は奇数（図４２の場合５本）にすることができる。このように直線パターンの数を奇数にすることにより、位相シフトマスクを用いて周辺回路領域も同時に露光できる。つまり、ストライプ４２の場合には、位相シフトなしの領域Ｐ１１と、位相シフト領域Ｐ１２を整合させることができる。その他の位相シフトマスクについても同様である。
【００９１】
また、図１３に示すパターンＰ２のメモリセルアレイ領域の端部に、図４３に示すように、露光領域Ｐ２２を拡張し、もしくは、新たに領域Ｐ２２を露光してもよい。このように領域Ｐ２２を露光することにより、図４４に示すように、メモリセルアレイ領域の周辺部に未露光部を残さず、不要な孔（コンタクトホール）の形成を防止して、ワード線の浮遊容量の増加を防止できる。
【００９２】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００９３】
（１）メモリセルのコンタクトホールの形成を簡便に高精度に行える。
【００９４】
（２）ＤＲＡＭメモリセルのコンタクトホール形成のプロセスマージンを向上できる。
【００９５】
（３）ＤＲＡＭを含む半導体集積回路装置の歩留まりを向上できる。
【図面の簡単な説明】
【図１】本発明の参考例であるＤＲＡＭを形成した半導体チップの全体平面図である。
【図２】参考例のＤＲＡＭの製造工程の一例を工程順に示した平面図である。
【図３】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図４】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図５】参考例のＤＲＡＭの製造工程の一例を工程順に示した平面図である。
【図６】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図７】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図８】参考例の製造方法で用いる縮小投影露光装置を示した概略図である。
【図９】参考例の製造方法で用いる位相シフトマスクを示した平面図である。
【図１０】参考例の製造方法で用いる位相シフトマスクのメモリセル部分を拡大して示した平面図である。
【図１１】参考例の製造方法で用いる位相シフトマスクの要部拡大断面図である。
【図１２】参考例のＤＲＡＭの製造工程の一例を工程順に示した平面図である。
【図１３】参考例の製造方法で用いる位相シフトマスクのメモリセル部分を拡大して示した平面図である。
【図１４】参考例のＤＲＡＭの製造工程の一例を工程順に示した平面図である。
【図１５】参考例のＤＲＡＭの製造工程の一例を工程順に示した平面図である。
【図１６】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図１７】参考例のＤＲＡＭの製造工程の一例を工程順に示した平面図である。
【図１８】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図１９】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図２０】参考例のＤＲＡＭの製造工程の一例を工程順に示した平面図である。
【図２１】参考例のＤＲＡＭの製造工程の一例を工程順に示した平面図である。
【図２２】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図２３】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図２４】参考例のＤＲＡＭの製造工程の一例を工程順に示した平面図である。
【図２５】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図２６】参考例のＤＲＡＭの製造工程の一例を工程順に示した平面図である。
【図２７】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図２８】参考例のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図２９】（ａ）は参考例の製造方法で用いる位相シフトマスクの他の例を示した平面図であり、（ｂ）および（ｃ）はメモリセル部分を拡大して示した平面図である。
【図３０】参考例の製造方法で用いる位相シフトマスクのメモリセル部分の他の例を拡大して示した平面図である。
【図３１】参考例のＤＲＡＭの製造工程の他の例を示した断面図である。
【図３２】参考例のＤＲＡＭの製造工程のさらに他の例を示した平面図である。
【図３３】参考例のＤＲＡＭの製造工程の他の例を示した断面図である。
【図３４】本発明の実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した平面図である。
【図３５】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図３６】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図３７】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図３８】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図３９】実施の形態１のＤＲＡＭの製造工程の他の例を示した平面図である。
【図４０】本発明と比較する技術を説明するための平面概念図である。
【図４１】本発明の課題を説明するための平面概念図である。
【図４２】本発明の他の実施の形態を示す平面図である。
【図４３】本発明の他の実施の形態を示す平面図である。
【図４４】本発明の他の実施の形態を示す平面図である。
【符号の説明】
１ 半導体基板
１Ａ 半導体チップ
１Ｐ チップパターン
２ 素子分離領域
３ 溝（素子分離溝）
４ シリコン酸化膜
５ ｐ型ウエル
６ ゲート酸化膜
７ ゲート電極
８ シリコン窒化膜（キャップ絶縁膜）
９ ｎ型半導体領域
１０ シリコン窒化膜
１１ シリコン酸化膜
１２ コンタクトホール
１３ プラグ
１４ シリコン酸化膜
１５ スルーホール
１６ プラグ
１７ 絶縁膜（シリコン酸化膜）
１８ スルーホール
１９ ハードマスク
２０ サイドウォールスペーサ
２１ プラグ
２２ ルテニウムシリサイド膜
２４ 絶縁膜
２５ ハードマスク
２６ 孔
２７ バリア膜
２８ ルテニウム膜
３２ 下部電極
３３ キャパシタ絶縁膜
３４ 上部電極
４０ 導電膜４１ プラグ
２００ 縮小投影露光装置
２００ａ 露光光源
２００ｂ フライアイレンズ
２００ｃ コンデンサレンズ
２００ｅ ミラー
２００ｆ 投影レンズ
２００ｇ 試料台
２００ｈ マスクステージ
２００ｉ マスク位置制御手段
２００ｊ Ｚステージ
２００ｋ ＸＹステージ
２００ｍ 主制御系
２００ｐ 駆動手段
２００ｒ ミラー
２００ｓ レーザ測長器
２０１ 位相シフトマスク
２０１Ａ 基板
２０１Ｓ 位相シフト材料
２０３ ペリクル
２０４ 半導体ウエハ
４０１ 活性領域
４０２ コンタクトホール
４０３ 正方形
４０４ 活性領域
４０５ コンタクトホール
４０６ 図形
ＢＬ ビット線
Ｆ 照射領域Ｇ 照射領域
Ｈ 露光領域
Ｌ 活性領域
ＭＡＲＹ メモリアレイ
ＮＡ 開口特性
Ｐ１〜Ｐ３ 直線パターン
ＰＲ フォトレジスト膜
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
ＳＡ センスアンプ
ＷＤ ワードドライバ
ＷＬ ワード線
λ 波長
σ コヒーレンシ
Claims (3)
- ＤＲＡＭを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上に素子分離領域を形成し、前記素子分離領域で規定され、長辺を有する長方形状または長径を有する楕円形状またはその他任意の長辺または長径を有する平面パターンの活性領域を、前記長辺または長径の方向が所定のＡ方向と平行となるように前記ＤＲＡＭのメモリセルアレイ内に複数配置する工程と、
（ｂ）前記半導体基板の主面上に、前記ＤＲＡＭのワード線を構成する複数のゲート電極とその上に設けられた複数の第１絶縁膜からなる配線体を、前記Ａ方向と直交する方向から一定の角度を有して交差するＹ方向に延在する直線パターンからなるストライプパターンとして、前記活性領域と交差させて配置する工程と、
（ｃ）前記素子分離領域、前記活性領域、前記複数のゲート電極および前記複数の第１絶縁膜を覆う第２絶縁膜を形成し、前記第２絶縁膜に対してエッチング選択比を有する第３絶縁膜を、前記第２絶縁膜上に形成する工程と、
（ｄ）前記第３絶縁膜上にポジ型のフォトレジスト膜を塗布する工程と、
（ｅ）前記素子分離領域のうちの前記Ａ方向に隣接する活性領域の間の領域および前記複数の活性領域と対応する位置にストライプ状の複数の光透過領域が設けられ、これらの間にはストライプ状の遮光パターンが設けられたフォトマスクを用いて、前記フォトレジスト膜を露光する工程と、
（ｆ）前記フォトレジスト膜を現像し、前記遮光パターンに対応する部分のみを残存させる工程と、
（ｇ）現像後に残存する前記フォトレジスト膜をマスクとして用いて、前記第２および第３絶縁膜をエッチングで除去し、前記活性領域の両端部および中央部のみを露出させる工程と、
（ｈ）前記半導体基板の全面に導電膜を形成する工程と、
（ｉ）前記導電膜を研磨して、前記活性領域の両端部および中央部上にのみ、前記導電膜を残存させる工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - ＤＲＡＭを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上に素子分離領域を形成し、前記素子分離領域で規定され、長辺を有する長方形状または長径を有する楕円形状またはその他任意の長辺または長径を有する平面パターンの活性領域を、前記長辺または長径の方向が所定のＡ方向と平行となるように前記ＤＲＡＭのメモリセルアレイ内に複数配置する工程と、
（ｂ）前記半導体基板の主面上に、前記ＤＲＡＭのワード線を構成する複数のゲート電極とその上に設けられた複数の第１絶縁膜からなる配線体を、前記Ａ方向と直交する方向から一定の角度を有して交差するＹ方向に延在する直線パターンからなるストライプパターンとして、前記活性領域と交差させて配置する工程と、
（ｃ）前記素子分離領域、前記活性領域、前記複数のゲート電極および前記複数の第１絶縁膜を覆う第２絶縁膜を形成し、前記第２絶縁膜に対してエッチング選択比を有する第３絶縁膜を、前記第２絶縁膜上に形成する工程と、
（ｄ）前記第３絶縁膜上にポジ型のフォトレジスト膜を塗布する工程と、
（ｅ）前記素子分離領域のうちの前記複数のゲート電極で覆われていない領域と前記Ａ方向に隣接する活性領域の間の領域を除いた領域および前記複数の活性領域のうちの前記複数のゲート電極で覆われていない領域とに対応する位置にストライプ状の複数の光透過領域が設けられ、これらの間にはストライプ状の遮光パターンが設けられたフォトマスクを用いて、前記フォトレジスト膜を露光する工程と、
（ｆ）前記フォトレジスト膜を現像し、前記遮光パターンに対応する部分のみを残存させる工程と、
（ｇ）現像後に残存する前記フォトレジスト膜をマスクとして用いて、前記第２および第３絶縁膜をエッチングで除去し、前記活性領域の両端部および中央部のみを露出させる工程と、
（ｈ）前記半導体基板の全面に導電膜を形成する工程と、
（ｉ）前記導電膜を研磨して、前記活性領域の両端部および中央部上にのみ、前記導電膜を残存させる工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - 請求項１または２に記載の半導体集積回路装置の製造方法において、隣接する光透過領域の透過光の各位相が互いに反転していることを特徴とする半導体集積回路装置の製造方法。
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