JP3902369B2 - 半導体集積回路装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、DRAM(Dynamic Random Access Memory)を有する半導体集積回路装置に適用して有効な技術に関する。
【0002】
【従来の技術】
DRAMのメモリセルは、一般に、半導体基板の主面上にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置される。1個のメモリセルは、それを選択する1個のMISFET(Metal Insulator Semiconductor Field Effect Transistor)と、このMISFETに直列に接続された1個の情報蓄積用容量素子(キャパシタ)とで構成される。
【0003】
メモリセル選択用のMISFETは、周囲を素子分離領域で囲まれた活性領域に形成され、主として、ゲート酸化膜、ワード線と一体に構成されたゲート電極およびソース、ドレインを構成する一対の半導体領域で構成される。このMISFETは、通常1つの活性領域に2個形成され、2つのMISFETの一方のソース・ドレイン(半導体領域)が前記活性領域の中央部で共有される。ビット線は、前記MISFETの上部に配置され、共有された前記半導体領域と電気的に接続される。キャパシタは、同じく前記MISFETの上部に配置され、上記ソース、ドレインの他方と電気的に接続される。
【0004】
前記のような構成のDRAMは、たとえば特開平11−26712号公報に開示されている。
【0005】
【発明が解決しようとする課題】
このような構成のDRAMを高集積化すると、ビット線あるいはキャパシタと半導体基板とを電気的に接続するための接続部材(プラグ)を形成する工程において以下のような問題が生じる。
【0006】
すなわち、従来のDRAMのメモリセル領域では、図40(a)に示すように、素子(DRAM選択用のMISFET)が形成される活性領域401が、ワード線(MISFETのゲート電極)の方向(y方向)と垂直な方向(x方向)に形成され、ビット線は活性領域401と同じ方向(x方向)に形成される。このとき、キャパシタあるいはビット線に接続するためのコンタクトホール402は、活性領域401の両端部および中央部に形成される。これらコンタクトホール402は、図示するように、その中心点を結ぶ図形が正方形403になる。このように隣接すコンタクトホール402の間隔が互いに等しいため、隣接するコンタクトホール402との関係では位相が180度相違するレベンソン型の位相シフトマスクを用いてフォトリソグラフィの解像度を向上することが可能である。なお、図40(b)に示すように、活性領域401がy方向に揃えて形成された場合でも同様である。
【0007】
ところが、図41(a)に示すように、256Mビットあるいは1Gビット以上の集積度を実現するDRAMでは、いわゆる1交点セル方式が採用される。1交点セルの関する技術は、特に開示されたものはないが、本出願人による特願平11−166320号がある。1交点セルのDRAMメモリセルのうち、活性領域404がビット線とは平行には、また、ワード線とは垂直には形成されず、斜め方向に形成した場合、このような活性領域404に接続するようにコンタクトホール405を形成すると、互いに隣接するコンタクトホール405の中心点を結ぶ図形406は菱形となる。この場合、近接するコンタクトホール405間に位相シフトの技術を適用しても、同相のコンタクトホール405が近接して形成される部分が生じる(矢印間に「近い」と表示した部分)。このような同相のコンタクトホール405が近接した場合、コンタクトホール405間の解像に不良が生じ、パターンが繋がってしまう、あるいは、パターン形状が変形してしまう可能性がある。特に高集積化を指向する場合にこの問題は大きい。
【0008】
一方、上記問題を回避するため、たとえばビット線に接続するコンタクトホールパターンとキャパシタに接続するコンタクトホールパターンとを別々にマスク形成し、露光工程を2回に分ける方法が考え得る。すなわち、ビット線に接続するコンタクトホールパターンを露光し、その後キャパシタに接続するコンタクトホールパターンを露光する。このように一部のコンタクトホールパターンについて露光を行うため、パターン間の間隔が大きくなり、コンタクトホールパターンの変形、繋がりの問題は回避できる。しかし、露光を2回に分けると、両者のパターンが相対的にずれる問題がある。
【0009】
本発明の目的は、メモリセルのコンタクトホールの形成を簡便に高精度に行える技術を提供することにある。
【0010】
また、本発明の目的は、DRAMメモリセルのコンタクトホール形成のプロセスマージンを向上することにある。
【0011】
また、本発明の目的は、DRAMを含む半導体集積回路装置の歩留まりを向上することにある。
【0012】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0013】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0014】
本発明は、DRAMを有する半導体集積回路装置の製造方法であって、
(a)半導体基板の主面上に素子分離領域を形成し、前記素子分離領域で規定され、長辺を有する長方形状または長径を有する楕円形状またはその他任意の長辺または長径を有する平面パターンの活性領域を、前記長辺または長径の方向が所定のA方向と平行となるように前記DRAMのメモリセルアレイ内に複数配置する工程と、
(b)前記半導体基板の主面上に、前記DRAMのワード線を構成する複数のゲート電極とその上に設けられた複数の第1絶縁膜からなる配線体を、前記A方向と直交する方向から一定の角度を有して交差するY方向に延在する直線パターンからなるストライプパターンとして、前記活性領域と交差させて配置する工程と、
(c)前記素子分離領域、前記活性領域、前記複数のゲート電極および前記複数の第1絶縁膜を覆う第2絶縁膜を形成し、前記第2絶縁膜に対してエッチング選択比を有する第3絶縁膜を、前記第2絶縁膜上に形成する工程と、
(d)前記第3絶縁膜上にポジ型のフォトレジスト膜を塗布する工程と、
(e)前記素子分離領域のうちの前記A方向に隣接する活性領域の間の領域および前記複数の活性領域と対応する位置にストライプ状の複数の光透過領域が設けられ、これらの間にはストライプ状の遮光パターンが設けられたフォトマスクを用いて、前記フォトレジスト膜を露光する工程と、
(f)前記フォトレジスト膜を現像し、前記遮光パターンに対応する部分のみを残存させる工程と、
(g)現像後に残存する前記フォトレジスト膜をマスクとして用いて、前記第2および第3絶縁膜をエッチングで除去し、前記活性領域の両端部および中央部のみを露出させる工程と、
(h)前記半導体基板の全面に導電膜を形成する工程と、
(i)前記導電膜を研磨して、前記活性領域の両端部および中央部上にのみ、前記導電膜を残存させる工程と、
を有することを特徴とする。
【0015】
また、本発明は、DRAMを有する半導体集積回路装置の製造方法であって、
(a)半導体基板の主面上に素子分離領域を形成し、前記素子分離領域で規定され、長辺を有する長方形状または長径を有する楕円形状またはその他任意の長辺または長径を有する平面パターンの活性領域を、前記長辺または長径の方向が所定のA方向と平行となるように前記DRAMのメモリセルアレイ内に複数配置する工程と、
(b)前記半導体基板の主面上に、前記DRAMのワード線を構成する複数のゲート電極とその上に設けられた複数の第1絶縁膜からなる配線体を、前記A方向と直交する方向から一定の角度を有して交差するY方向に延在する直線パターンからなるストライプパターンとして、前記活性領域と交差させて配置する工程と、
(c)前記素子分離領域、前記活性領域、前記複数のゲート電極および前記複数の第1絶縁膜を覆う第2絶縁膜を形成し、前記第2絶縁膜に対してエッチング選択比を有する第3絶縁膜を、前記第2絶縁膜上に形成する工程と、
(d)前記第3絶縁膜上にポジ型のフォトレジスト膜を塗布する工程と、
(e)前記素子分離領域のうちの前記複数のゲート電極で覆われていない領域と前記A方向に隣接する活性領域の間の領域を除いた領域および前記複数の活性領域のうちの前記複数のゲート電極で覆われていない領域とに対応する位置にストライプ状の複数の光透過領域が設けられ、これらの間にはストライプ状の遮光パターンが設けられたフォトマスクを用いて、前記フォトレジスト膜を露光する工程と、
(f)前記フォトレジスト膜を現像し、前記遮光パターンに対応する部分のみを残存させる工程と、
(g)現像後に残存する前記フォトレジスト膜をマスクとして用いて、前記第2および第3絶縁膜をエッチングで除去し、前記活性領域の両端部および中央部のみを露出させる工程と、
(h)前記半導体基板の全面に導電膜を形成する工程と、
(i)前記導電膜を研磨して、前記活性領域の両端部および中央部上にのみ、前記導電膜を残存させる工程と、
を有することを特徴とする。
【0016】
なお、1交点メモリセルの場合、ワード線に平行でメモリセルアレイを横切る長さのストライプパターンと、活性領域に平行でメモリセルアレイを横切る長さのストライプパターンとでメモリセルコンタクトを形成できる。この場合、全ての孔(コンタクトホール)は活性領域上に形成される。これに対し、2交点セルの場合、素子分離領域上にも不要な孔が形成される。不要な孔には接続部材の形成と同時に導電体が形成されるため、その存在は、ワード線の寄生容量を増加し、DRAMの読み出し、書き込みの速度を低下させる要因となる。しかし、本発明を1交点セルに適用する場合には、このような不具合は生じない。
【0024】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0025】
(参考例1)図1は、本発明の参考例であるDRAMを形成した半導体チップの全体平面図である。図示のように、単結晶シリコンからなる半導体チップ1Aの主面には、Y方向(半導体チップ1Aの長辺方向)およびX方向(半導体チップ1Aの短辺方向)に沿って多数のメモリアレイMARYがマトリクス状に配置されている。Y方向に沿って互いに隣接するメモリアレイMARYの間にはセンスアンプSAが配置されている。半導体チップ1Aの主面の中央部には、ワードドライバWD、データ線選択回路などの制御回路や、入出力回路、ボンディングパッドなどが配置されている。
【0026】
図2〜図28は、参考例のDRAMの製造工程の一例を工程順に示した平面図または断面図である。図2〜図28において、平面図はDRAMのメモリセル領域について示し、周辺回路領域は省略している。断面図は、平面図に図示したA−A線またはB−B線の断面を示し、各断面図の下部にAAあるいはBBの何れかを表示して平面図におけるA−A線またはB−B線の何れの断面であるかを示している。
【0027】
まず、図2の平面図および図3の断面図に示すように、半導体基板1の主面に素子分離領域2を形成し、MISFET素子が形成される活性領域Lを規定する。
【0028】
p型で比抵抗が10Ωcm程度の単結晶シリコンからなる半導体基板1を用意し、前記半導体基板1の主面に素子分離領域2を形成する。ここでは単結晶シリコンの半導体基板1を例示するが、表面に単結晶シリコン層を有するSOI(Silicon On Insulator)基板、あるいは、表面に多結晶シリコン膜を有するガラス、セラミックス等の誘電体基板であってもよい。
【0029】
素子分離領域2の形成は、たとえば膜厚10nm程度の薄いシリコン酸化膜(図示せず)および膜厚140nm程度のシリコン窒化膜(図示せず)を半導体基板1上に堆積し、フォトレジスト膜(図示せず)をマスクにして、前記シリコン窒化膜およびシリコン酸化膜をパターニングする。このパターニングされたシリコン窒化膜をマスクとして半導体基板1をドライエッチングし、半導体基板1に深さ300〜400nm程度の溝3を形成する。溝3の内壁に生じたダメージ層を除去するために、薄い(膜厚10nm程度の)シリコン酸化膜4を溝3の内壁に形成し、たとえばオゾン(O3)とテトラエトキシシラン(TEOS)とをソースガスに用いたプラズマCVD法で堆積されたシリコン酸化膜(TEOS酸化膜、図示せず)を300〜400nm程度の膜厚で堆積する。このTEOS酸化膜をCMP法により研磨して溝3以外の領域のTEOS酸化膜を除去し、溝3の内部にこれを残して素子分離領域2を形成する。
【0030】
素子分離領域2で囲まれた活性領域Lは、図2に示すように、A方向に長辺を有する長方形状である。ここで長方形状という場合、長方形の角部は丸みを帯びた形状を含む。すなわち図2に示すような角部に丸みがもつ細長い形状も長方形状に含むものとする。また、ここでは長方形状を例示しているが、楕円形状でも良い。すなわち、活性領域Lは長辺または長径を有する平面パターンであればよい。また、活性領域Lは、後に説明するワード線(ゲート電極)あるいはビット線と直交あるいは平行には形成されず、各々所定の角度で交差するように形成される。すなわち、後に説明するようにワード線はY方向に延在する直線パターンで形成され、ビット線はX方向に延在する直線パターンで形成されるが、本実施の形態のDRAMメモリセルでは、活性領域Lの長辺は、X方向あるいはY方向に平行あるいは垂直な方向ではないA方向に形成される。このような活性領域Lのパターンは、いわゆる1交点セルのメモリセルで採用されるパターンである。
【0031】
次に、半導体基板1の表面に残存しているシリコン酸化膜およびシリコン窒化膜をたとえば熱リン酸を用いたウェットエッチングで除去した後、メモリアレイと周辺回路の一部(nチャネル型MISFETを形成する領域)にp型不純物、たとえばB(ホウ素)をイオン打ち込みしてp型ウエル5を形成する。本工程に前後して周辺回路領域にp型およびn型ウェルを形成できる。また、このイオン打ち込みに続いて、MISFETのしきい値電圧を調整するための不純物、たとえばBF2(フッ化ホウ素)をイオン打ち込みする。なお、メモリセルを形成する領域(メモリアレイ)の半導体基板1にn型不純物、たとえばP(リン)をイオン打ち込みして深い領域にn型半導体領域を形成してもよい。このn型半導体領域は、入出力回路などから半導体基板1を通じてメモリアレイのp型ウエル5にノイズが侵入するのを防止するために形成される。
【0032】
次に、半導体基板1の表面をたとえばHF(フッ酸)系の洗浄液を使って洗浄した後、図4および図5に示すように、メモリセル選択用のMISFETQsのゲート電極となるワード線WLを形成する。なお、周辺回路領域では、本工程と同時に周辺回路のMISFETのゲート電極が形成される。
【0033】
半導体基板1を850℃程度でウェット酸化してp型ウエル5の表面に膜厚7nm程度の清浄なゲート酸化膜6を形成し、ゲート電極およびキャップ絶縁膜、さらに低濃度不純物半導体領域を形成する。
【0034】
ゲート酸化膜6の上部にゲート電極7を形成する。ゲート電極7は、メモリセル選択用MISFETの一部を構成し、活性領域以外の領域ではワード線WLとして使用される。このゲート電極7(ワード線WL)の幅、すなわちゲート長は、メモリセル選択用MISFETの短チャネル効果を抑制して、しきい値電圧を一定値以上に確保できる許容範囲内の最小寸法で構成される。また、隣接するゲート電極7(ワード線WL)同士の間隔は、フォトリソグラフィの解像限界で決まる最小寸法で構成される。なお、周辺回路領域では、この段階で周辺回路用MISFETのゲート電極が形成される。
【0035】
ゲート電極7(ワード線WL)は、たとえばP(リン)などのn型不純物がドープされた膜厚70nm程度の多結晶シリコン膜を半導体基板1上にCVD法で堆積し、次いでその上部に膜厚50nm程度のWN(タングステンナイトライド)膜と膜厚100nm程度のW膜とをスパッタリング法で堆積し、さらにその上部に膜厚150nm程度のシリコン窒化膜8をCVD法で堆積した後、フォトレジスト膜をマスクにしてこれらの膜をパターニングすることにより形成する。パターニングされたシリコン窒化膜8はキャップ絶縁膜として機能する。WN膜は、高温熱処理時にW膜と多結晶シリコン膜とが反応して両者の界面に高抵抗のシリサイド層が形成されるのを防止するバリア層として機能する。バリア層は、WN膜の他、TiN(チタンナイトライド)膜などを使用することもできる。
【0036】
ゲート電極7(ワード線WL)およびその上部にパターニングされたシリコン窒化膜8は、図5に示すように、直線パターンで形成される。その直線パターンはY方向に延在して形成される。
【0037】
次に、フォトレジスト膜を除去し、フッ酸などのエッチング液を使って半導体基板1の表面に残ったドライエッチング残渣やフォトレジスト残渣などを除去した後、図6に示すように、p型ウエル5にn型不純物、たとえばP(リン)をイオン打ち込みしてゲート電極7の両側のp型ウエル5にn型半導体領域9を形成する。これにより、メモリアレイにメモリセル選択用MISFETQsが形成される。なお、本工程に前後して周辺回路領域にもp型あるいはn型の不純物がイオン注入され、周辺回路のMISFETが形成される。
【0038】
次に、半導体基板1上にCVD法で膜厚50〜100nm程度のシリコン窒化膜10を堆積する。シリコン窒化膜10は、後に説明する接続孔を開口する際の過剰なエッチングを防止するためのエッチングストッパとして機能する。なお、メモリセル領域のシリコン窒化膜10をフォトレジスト膜で覆い、周辺回路のシリコン窒化膜10を異方性エッチングすることにより、周辺回路のゲート電極側壁にサイドウォールスペーサを形成し、その後、周辺回路領域のn型ウエルおよびp型ウェルに高濃度の半導体領域を形成して周辺回路領域にLDD(Lightly Doped Drain) 構造を備えたpチャネル型MISFETQpおよびnチャネル型MISFETQnが形成される。
【0039】
次に、図7に示すように、半導体基板1上にたとえばSOG(Spin On Glass )膜あるいはTEOS酸化膜、またはそれらの積層膜からなるシリコン酸化膜11を堆積した後、このシリコン酸化膜11をCMP法で研磨してその表面を平坦化する。なお、CMP法で研磨されたときに生じた前記シリコン酸化膜11の表面の微細な傷を補修するためにシリコン酸化膜11の上部に膜厚100nm程度の薄いシリコン酸化膜を堆積しても良い。
【0040】
さらに、シリコン酸化膜11上にフォトレジスト膜PRを塗布する。フォトレジスト膜PRは、たとえばスピン塗布法により形成し、プリベークを行って固化する。フォトレジスト膜PRは、ネガ型のフォトレジスト材料を用いる。
【0041】
次に、フォトレジスト膜PRへの露光工程を説明する。図8は、本参考例で用いる縮小投影露光装置の一例を示す概念図である。縮小投影露光装置200は、例えば縮小率が1/4、露光光はKrFエキシマレーザ(波長λ=0.248μm)、コヒーレンシσが0.3以下、好ましくは0.1以下、投影光学レンズの開口特性NAが0.68のスキャナである。
【0042】
縮小投影露光装置200の露光光源200aから放射された露光光は、フライアイレンズ200b、コンデンサレンズ200c,200dおよびミラー200eを介して位相シフトマスク201に照射される。位相シフトマスク201には、場合に応じてペリクル203が設けられている。ペリクル203は、位相シフトマスク201に異物が付着することに起因するパターンの転写不良を防止するための部材である。位相シフトマスク201に描かれたパターンは、投影レンズ200fを介して試料台200g上の半導体ウエハ204(半導体基板1)の主面上に塗布されたフォトレジスト膜(PR)に転写される。位相シフトマスク201は、その平面の中心と投影レンズ200fの光軸との相対的な平面位置が正確に合わされた状態でマスクステージ200h上に載置されている。マスクステージ200hは、位相シフトマスク201の主面に水平な方向および垂直な方向に移動可能な状態で設置されている。このマスクステージ200hの移動は、マスク位置制御手段200iによって制御されている。試料台200gは、Zステージ200j上に載置されている。Zステージ200jは、投影レンズ200fの光軸方向(図8の上下方向)に移動可能な状態でXYステージ200k上に設置されている。XYステージ200kは、半導体ウエハ204の主面に水平な方向であって互いに交差するXおよびYの方向に移動可能な状態で設置されている。このようなZステージ200jおよびXYステージ200kは、主制御系200mからの制御命令に応じて、それぞれの駆動手段200p、200qによって駆動される。したがって、半導体ウエハ204を所望の露光位置に移動させることが可能となっている。その平面位置は、Zステージ200jに固定されたミラー200rの位置として、レーザ測長器200sによって正確にモニタされている。
【0043】
図9は、縮小投影露光装置200で用いる位相シフトマスク(レチクル)201の一例を示した平面図である。本実施の形態では、6チップ分のパターンが形成された位相シフトマスクを例示する。チップ1に相当するチップパターン1Pが6チップ分形成されている。
【0044】
図10は、チップパターン1Pのメモリセル部分を拡大して示した平面図である。このパターンによりフォトレジスト膜PRに第1段階の露光を行う。この第1段階の露光で用いるパターンは、ワード線WLが延在する方向と同じY方向に延在する直線パターンがストライプ状に形成されたパターンP1である。
【0045】
図11(a)は、図10に示す領域の位相シフトマスク201の要部拡大断面図である。位相シフトマスク201は、基板201Aにストライプ状のパターンP1が形成され、光が透過する部分には1つ置きに位相シフト材料201Sが形成されている。基板201Aはたとえば石英ガラスからなり、パターンP1はクロム等の金属で構成される。位相シフト材料201Sは、たとえばシリコン酸化膜(石英)からなり、隣接する透過部分を透過する光と比較してその位相差が180度になるように膜厚が調整されている。
【0046】
なお、位相シフトマスク201は、図11(b)に示すように、基板201Aの厚さを変えて、隣接する領域の透過光の位相差が180度になるように調整されたシフタ部201S2を有するようにしても良い。
【0047】
このような位相シフトマスク201と前記した縮小投影露光装置200を用いて、前記フォトレジスト膜PRに露光を行う。図12は、Y方向に延在するパターンP1がどの様に露光されるかを示した平面図である。図12において斜線で示した領域Fが光照射された領域である。図12に示すように、この段階(第1段階)での露光では、ワード線WLパターンの領域に照射領域Fが重なるように露光する。すなわち、活性領域Lの両端部および中央部に露光されないようにパターンP1の位置決めを行う。
【0048】
次に、前記同様の縮小投影露光装置200を用い、位相シフトマスク201を入れ替えて第2段階の露光を行う。図13は、この段階で用いる位相シフトマスク201のメモリセル部分を拡大して示した平面図である。このパターンにより前記フォトレジスト膜PRに第2段階の露光を行う。この第2段階の露光で用いるパターンは、ワード線WLの延在方向(Y方向)、あるいは後に説明するビット線の延在方向(X方向)とも相違し、活性領域Lの長辺または長径方向と同じA方向に延在する直線パターンがストライプ状に形成されたパターンP2である。このパターンP2が形成された位相シフトマスク201の断面は、図11と同様である。
【0049】
図14は、A方向に延在するパターンP2がどの様に露光されるかを示した平面図である。図14において斜線で示した領域Gが光照射された領域である。図14に示すように、この第2段階での露光では、活性領域Lが形成されていない領域上に照射領域Gが重なるように露光する。すなわち、活性領域Lの両端部および中央部に露光されないようにパターンP2の位置決めを行う。
【0050】
このようにして露光された露光領域Hを示したのが図15である。すなわち、2回の露光で、前記フォトレジスト膜PRは、図15に示すような露光領域Hで露光される。この後、適当な薬液を用いてフォトレジスト膜PRを現像し、露光されていない領域を除去する。フォトレジスト膜PRとしてネガ型のフォトレジスト材料を用いているので、露光領域Hの領域が残るように現像される。さらにポストベークを施してパターニングされたフォトレジスト膜PRをマスクとする。
【0051】
次に、パターニングされたフォトレジスト膜PRをマスクにしたドライエッチングで、コンタクトホール12を形成する。コンタクトホール12が形成される平面位置を図17に示す。図17では、コンタクトホール12は円形に描かれているが、前記したようにコンタクトホール12を形成するためのマスク(フォトレジスト膜PR)の開口形状は菱形であり、形成されるコンタクトホール12は、実際には楕円形状になる。
【0052】
コンタクトホール12は、n型半導体領域9(ソース、ドレイン)の上部のシリコン酸化膜11およびシリコン窒化膜10をエッチングすることにより形成する。このエッチングは、まず、シリコン窒化膜10に対するシリコン酸化膜11のエッチングレートが大きくなるような条件の第1段階のエッチングを行って、n型半導体領域9や素子分離溝3の上部を覆っているシリコン窒化膜10が完全には除去されないようにする。続いて、シリコン酸化膜(ゲート酸化膜6および素子分離溝3内のシリコン酸化膜)に対するシリコン窒化膜10のエッチングレートが大きくなるような条件の第2段階のエッチングを行い、n型半導体領域9の上部のシリコン窒化膜10とゲート酸化膜6とを除去する。このようにしてn型半導体領域9や素子分離溝3が深く削れないようにする。また、このエッチングは、シリコン窒化膜10が異方的にエッチングされるような条件で行い、ゲート電極7(ワード線WL)の側壁にシリコン窒化膜10が残るようにする。これにより、フォトリソグラフィの解像限界以下の微細な径を有するコンタクトホール12がゲート電極7(ワード線WL)に対して自己整合で形成される。コンタクトホール12をゲート電極7(ワード線WL)に対して自己整合で形成するには、あらかじめシリコン窒化膜10を異方性エッチングしてゲート電極7(ワード線WL)の側壁にサイドウォールスペーサを形成しておいてもよい。
【0053】
次に、フォトレジスト膜PRを除去した後、フッ酸+フッ化アンモニウム混液などのエッチング液を使って、コンタクトホール12の底部に露出した基板表面のドライエッチング残渣やフォトレジスト残渣などを除去し、図18に示すように、コンタクトホール12の内部にプラグ13を形成する。プラグ13は、シリコン酸化膜11の上部にn型不純物(たとえばP(リン))をドープした多結晶シリコン膜をCVD法で堆積した後、この多結晶シリコン膜をCMP法で研磨してコンタクトホール12の内部に残すことにより形成する。
【0054】
次に、図19に示すように、シリコン酸化膜11の上部に膜厚200nm程度のシリコン酸化膜14を堆積し、このシリコン酸化膜14にスルーホール15を形成する。スルーホール15の形成位置は図20に示す。その後、スルーホール15内にプラグ16を形成し、さらにプラグ16に接続されるビット線BLをシリコン酸化膜14上に形成する。
【0055】
プラグ16の形成は、まずシリコン酸化膜14の上部に膜厚50nm程度のTi膜をスパッタリング法で堆積し、半導体基板1を800℃程度で熱処理する。次いで、Ti膜の上部に膜厚50nm程度のTiN膜をスパッタリング法で堆積し、さらにその上部に膜厚150nm程度のW膜を堆積する。その後、CMPを施してスルーホール15内にのみ前記薄膜が残存するようにシリコン酸化膜14上の薄膜を除去する。Ti膜を堆積した後、半導体基板1を800℃程度で熱処理することにより、Ti膜と下地Siとが反応し、プラグ13の表面に低抵抗のTiSi2(チタンシリサイド)層が形成される。これにより、コンタクト抵抗を低減することができる。
【0056】
ビット線BLの形成は、たとえばタングステン膜を半導体基板1の全面に堆積し、これをフォトリソグラフィとエッチング技術を用いてパターニングする。ビット線BLのパターニングは、図21に示すように、X方向に延在する直線パターンで行う。ビット線BLは、隣接するビット線BLとの間に形成される寄生容量をできるだけ低減して情報の読み出し速度および書き込み速度を向上させるために、その間隔がその幅よりも長くなるように形成する。
【0057】
なお、プラグ16の形成と同時に同様なプラグを周辺回路領域のコンタクトホール内に形成できる。また、ビット線BLと同時に同様な第1層配線を周辺回路領域に形成できる。
【0058】
次に、図22に示すように、ビット線BLを覆う絶縁膜17を形成し、絶縁膜17にスルーホール18を形成する。
【0059】
絶縁膜17には、たとえばSOG膜、あるいはTEOS酸化膜、あるいはこれらの積層膜を用いる。また、絶縁膜17の表面はCMP法を用いて研磨し、平坦化する。CMPを施した後に、表面の損傷を回復するために100nm程度の膜厚のTEOS酸化膜を形成しても良い。また、絶縁膜17上にシリコン窒化膜を形成しても良い。
【0060】
スルーホール18の形成は、絶縁膜17上にたとえば多結晶シリコン膜等からなるハードマスク19を形成し、図24に示すような所定の位置(スルーホール18が形成される位置)に開口が形成されるようにパターニングする。その後、開口側壁に同様の材料からなるサイドウォールスペーサ20を形成する。このようにサイドウォールスペーサ20を形成することにより、フォトリソグラフィの解像限界以下の開口寸法でスルーホール18を形成できる。その後、ハードマスク19およびサイドウォールスペーサ20をマスクとして絶縁膜17に異方性エッチング(ドライエッチング)を施し、スルーホール18を形成する。
【0061】
フッ酸+フッ化アンモニウム混液などのエッチング液を使って、スルーホール18の底部に露出したプラグ13の表面のドライエッチング残渣やフォトレジスト残渣などを除去する。
【0062】
次に、図23に示すように、スルーホール18の内部にプラグ21を形成する。プラグ21は、多結晶シリコンからなる。プラグ21は、絶縁膜17の上部に、たとえば多結晶シリコン膜をCVD法により堆積し、これをエッチバックしてスルーホール18の内部に残すことにより形成する。エッチバック法をCMP法に代えてもよい。なお、このエッチバックあるいはCMP法による研磨の際にハードマスク19およびサイドウォールスペーサ20も除去される。
【0063】
また、プラグ21の上部にルテニウムシリサイド(RuSi)膜22を形成する。ルテニウムシリサイド22の形成は以下のように行える。前記エッチバックの際にある程度過剰にエッチングを施すことにより、スルーホール18上部のプラグ21を過剰にエッチングし、あるいは、CMP法による研磨後、プラグ21にエッチバックを施して、スルーホール18上部に凹部を形成する。その後スパッタ法あるいはCVD法により、前記凹部を埋め込むようにルテニウムシリサイド膜を堆積し、エッチバック法あるいはCMP法により凹部以外のルテニウムシリサイド膜を除去して凹部にのみルテニウムシリサイド22を残存させる。
【0064】
あるいは、プラグ21形成後に、半導体基板1の全面にルテニウム膜を堆積し、半導体基板1に熱処理を施してプラグ21とルテニウム膜とが接している部分にシリサイド反応を生じさせ、プラグ21の上部にルテニウムシリサイド22を形成してもよい。未反応のルテニウム膜はたとえばウェットエッチング等により選択的に除去する。
【0065】
次に、図25に示すように、プラグ21およびルテニウムシリサイド22が形成された絶縁膜17上に、絶縁膜24を形成し、パターニングされたハードマスク25をマスクとして孔26を形成する。絶縁膜24はたとえばCVD法により堆積したシリコン酸化膜とする。絶縁膜24の下部領域にシリコン窒化膜を設けても良い。シリコン窒化膜は、孔26の加工の際のエッチングストッパとして機能できる。絶縁膜24は、キャパシタ下部電極の加工のために形成されるものであり、その膜厚は、必要な容量値が確保できる下部電極表面積(電極面積)から逆算して求められる。下部電極に要求される電極面積は、キャパシタに許容される占有面積、あるいはキャパシタ絶縁膜の膜厚および誘電率に左右される。
【0066】
ハードマスク25のパターニングは、フォトレジスト膜をマスクとするエッチングにより行う。ハードマスク25のパターニングは、図26に示すような平面パターンで行う。
【0067】
孔26の形成は、異方性を有するドライエッチング法を用いる。絶縁膜24の底部にシリコン窒化膜が形成されている場合には、シリコン酸化膜のエッチング速度が高く、シリコン窒化膜のエッチング速度が小さい選択的なエッチング条件で第1のエッチングを行ない、次にシリコン窒化膜がエッチングされやすい条件で第2のエッチングを行う。第1にエッチングの際、シリコン窒化膜はエッチングされ難いのでエッチングストッパとして機能する。このような2段階のエッチングを用いることにより、シリコン窒化膜(絶縁膜24)の下地である絶縁膜17の過剰なエッチングを防止できる。これによりプラグ21の上部のルテニウムシリサイド22の表面が露出する。
【0068】
次に、孔26の側壁および底面を覆うようにルテニウム膜をCVD法により形成する。膜厚はたとえば20nmとする。CVD法によりルテニウム膜28を形成するため、孔26の側壁にも十分な膜厚のルテニウム膜が形成される。その後孔26を埋め込むように絶縁膜を形成し、たとえばエッチバック法を用いて孔26以外のルテニウム膜を除去して下部電極32を形成する(図27)。このときハードマスク25も同時に除去できる。なお、エッチバック法に代えてCMP法を用いることもできる。さらに孔26内に埋め込んで形成した絶縁膜をたとえばウエットエッチング法を用いて除去する。
【0069】
次に、図28に示すように、キャパシタ絶縁膜33を形成する。キャパシタ絶縁膜33は多結晶酸化タンタル膜とする。キャパシタ絶縁膜33の形成は、以下の通りである。すなわち、半導体基板1の全面に膜厚10〜15nm程度の酸化タンタル膜を堆積する。酸化タンタル膜の堆積は、たとえばペンタエトキシタンタル(Ta(OC2H5)5)を原料ガスに、酸素(O2)を酸化剤に用い、処理温度をたとえば440℃、処理圧力をたとえば65Paとする熱CVD法により行える。このように、酸化タンタル膜を熱CVD法により堆積することにより、ステップカバレッジに優れたものとすることができる。
【0070】
この条件で形成された酸化タンタル膜は、アモルファス薄膜である。また、酸化タンタル膜には原料から混入する炭素が不純物として多量に含まれており、そのままではキャパシタ絶縁膜として安定的な特性を確保できず、実用には耐えない。安定性を確保するためには、酸化タンタル膜の熱処理が必要である。酸化タンタル膜を熱処理することにより結晶化酸化タンタル膜が形成される。この熱処理により酸化タンタル膜の結晶化と酸素欠陥の補充が行われる。
【0071】
熱処理は、非酸化性雰囲気における処理温度500〜700℃の条件で酸化タンタル膜の結晶化熱処理を行う。その後、酸化性雰囲気における処理温度500〜700℃の条件で結晶化膜の改質熱処理を行う。このように結晶化熱処理を先に行い、後に改質熱処理を行うことで、下部に位置するプラグ21、ルテニウムシリサイド22およびバリア膜27、27’の酸化の恐れをより小さくすることができる。なお、結晶化熱処理は酸化性雰囲気で行っても良い。
【0072】
さらに、キャパシタの上部電極34を形成する。上部電極34は、たとえばルテニウム膜とすることができる。上部電極34は、微細な孔26を埋め込む必要があるためCVD法で形成する。なお、キャパシタ絶縁膜に酸化タンタル膜を用いる場合には上部電極34の材料として窒化チタン膜を用いることができる。また、上部電極34には、ルテニウムの他に窒化チタン、タングステン等を積層した積層膜を適用することもできる。このようにしてDRAMメモリセルのキャパシタが形成される。
【0073】
この後、キャパシタを覆う絶縁膜を形成し、さらに第2層配線等上層配線を形成できるが、詳細な説明は省略する。
【0074】
本参考例によれば、ビット線BLあるいはキャパシタに接続するためのコンタクトホール12の形成を、2段階の露光工程により露光されたフォトレジスト膜PRを用いて行う。フォトレジスト膜PRのパターニングの精度は、2段階の露光を行うため高い精度に維持できる。すなわち、本参考例では、第1段階、第2段階のいずれの露光工程でも、ストライプラインの露光パターン(マスク)を用いる。このため、位相シフトマスクの特性をほぼ完全な状態で適用でき、高精細なエッチングマスクを形成して、加工精度を向上できる。また、本参考例では、2段階の露光を用いているにも関わらず、コンタクトホール12の形成位置の相対的なズレを生じない。つまり、互いに延在方向の相違するストライプパターンを重ねて、このパターンの非露光部に開口を形成するようにしたため、多少のマスク位置あわせにズレを生じても、相対的な位置関係は一定に保たれる。同時に、コンタクトホール12の形状も均一化され、コンタクトホール12間の繋がりや開口形状の変形を防止して、素子の信頼性を向上できる。さらに、加工マージンが向上するので、加工が容易になり、スループットの向上あるいは歩留まりの向上にも寄与できる。
【0075】
なお、本参考例では、Y方向に延在するパターンP1とA方向に延在するパターンP2とを別々の位相シフトマスク201に形成し、第1段階の露光と第2段階の露光とを位相シフトマスク201を入れ替えて実行したが、第1段階の露光と第2段階の露光を位相シフトマスク201を入れ替えずに行うことができる。すなわち図29(a)に示すように、位相シフトマスク201の半分(チップパターン1P1〜1P3)についてはそのメモリセル領域のパターンを図29(b)に示すようにY方向に延在する直線パターンP1とし、位相シフトマスク201の他の半分(チップパターン1P4〜1P6)についてはそのメモリセル領域のパターンを図29(c)に示すようにA方向に延在する直線パターンP2とすることができる。このような位相シフトマスク201を用いてフォトレジスト膜PRを露光すると、第1の段階の露光と第2の段階の露光の2段階の露光をマスクを入れ替えることなく行えるので、マスク設置の際の設置精度を考慮する必要がなく、加工精度を向上できる。
【0076】
また、前記参考例では、A方向に延在する直線パターンP2を例示したが、図30に示すような直線パターンP3に代えることができる。直線パターンP3は、パターンP2をワード線WLの延在方向軸(Y軸)に対して対称変換したパターンである。図31に示すように、直線パターンP1でフォトレジスト膜PRを露光した後、図30のパターンP3を露光すると、活性領域Lの両端部および中央部に未露光の領域が残る。このようにして露光されたフォトレジスト膜PRは、前記参考例と同様にコンタクトホール12の形成に適用できる。この場合にあっても、前記参考例と同様にパターンP1、P3間の位置あわせにマージンが許容される。つまり、パターンP1とパターンP3とが若干ずれて形成されてもコンタクトホール12の相対的な位置にズレは生じず、コンタクトホール12の開口形状の変形、コンタクトホール12間のパターンの繋がりが発生しない。
【0077】
また、前記参考例では、Y方向に配置された活性領域LがA方向にずれて配置された例を説明したが、図32、図33に示すように、活性領域LがY方向に揃って配置された場合にも適用できる。図32は、パターンP1とパターンP2とを適応してコンタクトホールを形成する例であり、図33は、パターンP1とパターンP3とを適用してコンタクトホールを形成する例である。
【0078】
(実施の形態1)図34〜図38は、本発明の実施の形態1のDRAMの製造工程の一例を工程順に示した平面図または断面図である。本実施の形態の製造方法は、参考例における図7の工程までは参考例と同様である。よってこの部分の詳細な説明は省略する。
【0079】
図7に示すように、フォトレジスト膜PRを形成した後、参考例と同様な縮小投影露光装置200および位相シフトマスク201を用いて露光を行う。ただし、本実施の形態で用いるフォトレジスト材料はネガ型に限らず、ポジ型でも良い。また、本工程で用いる位相シフトマスク201のメモリセル領域のパターンは、図34に示すように、A方向に延在する直線パターンP2である。本実施の形態の直線パターンP2は、参考例の直線パターンP2と同様である。ただし、用いるレジスト材料がポジ型の場合は、本実施の形態のパターンの明暗が逆に形成されることは言うまでもない。
【0080】
上記露光の後、参考例と同様にフォトレジスト膜PRを現像する。このようにしてパターニングされたフォトレジスト膜PRの平面形状は、図34に示すように、直線パターンであり、活性領域L上が除去された状態で形成される。図35は、この段階の断面図である。
【0081】
次に、フォトレジスト膜PRをマスクとして、シリコン酸化膜11およびシリコン窒化膜10に異方性エッチングを施す(図36)。このエッチングでは、フォトレジスト膜PRに加えて、ゲート電極(ワード線WL)上のキャップ絶縁膜8もマスクとして作用する。すなわち、このエッチングの際に、第1段階のエッチングとして、シリコン酸化膜がエッチングされるが、シリコン窒化膜がエッチングされない条件でエッチングを行う。その後、第2のエッチングとしてシリコン窒化膜がエッチングされる条件でエッチングを行う。この結果、ワード線WL上にキャップ絶縁膜8が残存され、ワード線WLの側壁にはシリコン窒化膜10が残存されるとともに、活性領域Lの中央部および両端部が露出する。
【0082】
次に、フォトレジスト膜PRを除去し、半導体基板1の全面に、たとえば多結晶シリコン膜からなる導電膜40を形成する。多結晶シリコン膜にはあらかじめ不純物を導入してその導電率を高める。
【0083】
次に、図38に示すように、導電膜40にCMP法を施して、導電膜40を研磨する。この研磨は、キャップ絶縁膜8の表面が露出するまで行う。これにより、ゲート電極(ワード線WL)とその上層のキャップ絶縁膜8により導電膜40が分断されて、活性領域Lの中央部および両端部の上部にプラグ41が形成される。このプラグ41は、参考例のプラグ13と同様に機能する。この後の工程は参考例と同様である。
【0084】
本実施の形態によれば、直線パターンP2を用いた1回の露光と、CMP法による研磨を用いて、高い精度でプラグ41が形成できる。すなわち、本実施の形態の露光工程では、参考例と同様に直線パターンを用いているので、位相シフトマスクを有効に利用して高精度な加工が実現できる。また、パターンP2の位置合わせはゲート電極(ワード線WL)に対して行われるが、この位置決め精度は参考例のパターンP1とパターンP2の場合と同様に高い精度が要求されるわけではない。この結果、加工マージンを向上して信頼性、歩留まりの向上を図れる。また、露光工程が1度で良いため工程が簡略化できる。
【0085】
なお、参考例と同様に、パターンP2を、図39に示すように、パターンP3に変えても良い。
【0086】
また、参考例と同様に、図32、図33に示すような活性領域LがY方向に揃って配置された場合にも適用できることは言うまでもない。
【0087】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0088】
たとえば、前記実施の形態では、コンタクトホール12を形成する際のエッチングマスクにフォトレジスト膜PRを用いたが、ハードマスクを用いても良い。
【0089】
また、前記実施の形態では、DRAMについて説明したが、DRAMを有するシステムLSI等他の半導体集積回路装置に適用してもよい。
【0090】
また、図12で示すパターンP1で周辺回路領域も同時に露光する場合には、図42に示すように、メモリセル領域内の直線パターンの数は奇数(図42の場合5本)にすることができる。このように直線パターンの数を奇数にすることにより、位相シフトマスクを用いて周辺回路領域も同時に露光できる。つまり、ストライプ42の場合には、位相シフトなしの領域P11と、位相シフト領域P12を整合させることができる。その他の位相シフトマスクについても同様である。
【0091】
また、図13に示すパターンP2のメモリセルアレイ領域の端部に、図43に示すように、露光領域P22を拡張し、もしくは、新たに領域P22を露光してもよい。このように領域P22を露光することにより、図44に示すように、メモリセルアレイ領域の周辺部に未露光部を残さず、不要な孔(コンタクトホール)の形成を防止して、ワード線の浮遊容量の増加を防止できる。
【0092】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0093】
(1)メモリセルのコンタクトホールの形成を簡便に高精度に行える。
【0094】
(2)DRAMメモリセルのコンタクトホール形成のプロセスマージンを向上できる。
【0095】
(3)DRAMを含む半導体集積回路装置の歩留まりを向上できる。
【図面の簡単な説明】
【図1】本発明の参考例であるDRAMを形成した半導体チップの全体平面図である。
【図2】参考例のDRAMの製造工程の一例を工程順に示した平面図である。
【図3】参考例のDRAMの製造工程の一例を工程順に示した断面図である。
【図4】参考例のDRAMの製造工程の一例を工程順に示した断面図である。
【図5】参考例のDRAMの製造工程の一例を工程順に示した平面図である。
【図6】参考例のDRAMの製造工程の一例を工程順に示した断面図である。
【図7】参考例のDRAMの製造工程の一例を工程順に示した断面図である。
【図8】参考例の製造方法で用いる縮小投影露光装置を示した概略図である。
【図9】参考例の製造方法で用いる位相シフトマスクを示した平面図である。
【図10】参考例の製造方法で用いる位相シフトマスクのメモリセル部分を拡大して示した平面図である。
【図11】参考例の製造方法で用いる位相シフトマスクの要部拡大断面図である。
【図12】参考例のDRAMの製造工程の一例を工程順に示した平面図である。
【図13】参考例の製造方法で用いる位相シフトマスクのメモリセル部分を拡大して示した平面図である。
【図14】参考例のDRAMの製造工程の一例を工程順に示した平面図である。
【図15】参考例のDRAMの製造工程の一例を工程順に示した平面図である。
【図16】参考例のDRAMの製造工程の一例を工程順に示した断面図である。
【図17】参考例のDRAMの製造工程の一例を工程順に示した平面図である。
【図18】参考例のDRAMの製造工程の一例を工程順に示した断面図である。
【図19】参考例のDRAMの製造工程の一例を工程順に示した断面図である。
【図20】参考例のDRAMの製造工程の一例を工程順に示した平面図である。
【図21】参考例のDRAMの製造工程の一例を工程順に示した平面図である。
【図22】参考例のDRAMの製造工程の一例を工程順に示した断面図である。
【図23】参考例のDRAMの製造工程の一例を工程順に示した断面図である。
【図24】参考例のDRAMの製造工程の一例を工程順に示した平面図である。
【図25】参考例のDRAMの製造工程の一例を工程順に示した断面図である。
【図26】参考例のDRAMの製造工程の一例を工程順に示した平面図である。
【図27】参考例のDRAMの製造工程の一例を工程順に示した断面図である。
【図28】参考例のDRAMの製造工程の一例を工程順に示した断面図である。
【図29】(a)は参考例の製造方法で用いる位相シフトマスクの他の例を示した平面図であり、(b)および(c)はメモリセル部分を拡大して示した平面図である。
【図30】参考例の製造方法で用いる位相シフトマスクのメモリセル部分の他の例を拡大して示した平面図である。
【図31】参考例のDRAMの製造工程の他の例を示した断面図である。
【図32】参考例のDRAMの製造工程のさらに他の例を示した平面図である。
【図33】参考例のDRAMの製造工程の他の例を示した断面図である。
【図34】本発明の実施の形態1のDRAMの製造工程の一例を工程順に示した平面図である。
【図35】実施の形態1のDRAMの製造工程の一例を工程順に示した断面図である。
【図36】実施の形態1のDRAMの製造工程の一例を工程順に示した断面図である。
【図37】実施の形態1のDRAMの製造工程の一例を工程順に示した断面図である。
【図38】実施の形態1のDRAMの製造工程の一例を工程順に示した断面図である。
【図39】実施の形態1のDRAMの製造工程の他の例を示した平面図である。
【図40】本発明と比較する技術を説明するための平面概念図である。
【図41】本発明の課題を説明するための平面概念図である。
【図42】本発明の他の実施の形態を示す平面図である。
【図43】本発明の他の実施の形態を示す平面図である。
【図44】本発明の他の実施の形態を示す平面図である。
【符号の説明】
1 半導体基板
1A 半導体チップ
1P チップパターン
2 素子分離領域
3 溝(素子分離溝)
4 シリコン酸化膜
5 p型ウエル
6 ゲート酸化膜
7 ゲート電極
8 シリコン窒化膜(キャップ絶縁膜)
9 n型半導体領域
10 シリコン窒化膜
11 シリコン酸化膜
12 コンタクトホール
13 プラグ
14 シリコン酸化膜
15 スルーホール
16 プラグ
17 絶縁膜(シリコン酸化膜)
18 スルーホール
19 ハードマスク
20 サイドウォールスペーサ
21 プラグ
22 ルテニウムシリサイド膜
24 絶縁膜
25 ハードマスク
26 孔
27 バリア膜
28 ルテニウム膜
32 下部電極
33 キャパシタ絶縁膜
34 上部電極
40 導電膜41 プラグ
200 縮小投影露光装置
200a 露光光源
200b フライアイレンズ
200c コンデンサレンズ
200e ミラー
200f 投影レンズ
200g 試料台
200h マスクステージ
200i マスク位置制御手段
200j Zステージ
200k XYステージ
200m 主制御系
200p 駆動手段
200r ミラー
200s レーザ測長器
201 位相シフトマスク
201A 基板
201S 位相シフト材料
203 ペリクル
204 半導体ウエハ
401 活性領域
402 コンタクトホール
403 正方形
404 活性領域
405 コンタクトホール
406 図形
BL ビット線
F 照射領域G 照射領域
H 露光領域
L 活性領域
MARY メモリアレイ
NA 開口特性
P1〜P3 直線パターン
PR フォトレジスト膜
Qn nチャネル型MISFET
Qp pチャネル型MISFET
Qs メモリセル選択用MISFET
SA センスアンプ
WD ワードドライバ
WL ワード線
λ 波長
σ コヒーレンシ
Claims (3)
- DRAMを有する半導体集積回路装置の製造方法であって、
(a)半導体基板の主面上に素子分離領域を形成し、前記素子分離領域で規定され、長辺を有する長方形状または長径を有する楕円形状またはその他任意の長辺または長径を有する平面パターンの活性領域を、前記長辺または長径の方向が所定のA方向と平行となるように前記DRAMのメモリセルアレイ内に複数配置する工程と、
(b)前記半導体基板の主面上に、前記DRAMのワード線を構成する複数のゲート電極とその上に設けられた複数の第1絶縁膜からなる配線体を、前記A方向と直交する方向から一定の角度を有して交差するY方向に延在する直線パターンからなるストライプパターンとして、前記活性領域と交差させて配置する工程と、
(c)前記素子分離領域、前記活性領域、前記複数のゲート電極および前記複数の第1絶縁膜を覆う第2絶縁膜を形成し、前記第2絶縁膜に対してエッチング選択比を有する第3絶縁膜を、前記第2絶縁膜上に形成する工程と、
(d)前記第3絶縁膜上にポジ型のフォトレジスト膜を塗布する工程と、
(e)前記素子分離領域のうちの前記A方向に隣接する活性領域の間の領域および前記複数の活性領域と対応する位置にストライプ状の複数の光透過領域が設けられ、これらの間にはストライプ状の遮光パターンが設けられたフォトマスクを用いて、前記フォトレジスト膜を露光する工程と、
(f)前記フォトレジスト膜を現像し、前記遮光パターンに対応する部分のみを残存させる工程と、
(g)現像後に残存する前記フォトレジスト膜をマスクとして用いて、前記第2および第3絶縁膜をエッチングで除去し、前記活性領域の両端部および中央部のみを露出させる工程と、
(h)前記半導体基板の全面に導電膜を形成する工程と、
(i)前記導電膜を研磨して、前記活性領域の両端部および中央部上にのみ、前記導電膜を残存させる工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - DRAMを有する半導体集積回路装置の製造方法であって、
(a)半導体基板の主面上に素子分離領域を形成し、前記素子分離領域で規定され、長辺を有する長方形状または長径を有する楕円形状またはその他任意の長辺または長径を有する平面パターンの活性領域を、前記長辺または長径の方向が所定のA方向と平行となるように前記DRAMのメモリセルアレイ内に複数配置する工程と、
(b)前記半導体基板の主面上に、前記DRAMのワード線を構成する複数のゲート電極とその上に設けられた複数の第1絶縁膜からなる配線体を、前記A方向と直交する方向から一定の角度を有して交差するY方向に延在する直線パターンからなるストライプパターンとして、前記活性領域と交差させて配置する工程と、
(c)前記素子分離領域、前記活性領域、前記複数のゲート電極および前記複数の第1絶縁膜を覆う第2絶縁膜を形成し、前記第2絶縁膜に対してエッチング選択比を有する第3絶縁膜を、前記第2絶縁膜上に形成する工程と、
(d)前記第3絶縁膜上にポジ型のフォトレジスト膜を塗布する工程と、
(e)前記素子分離領域のうちの前記複数のゲート電極で覆われていない領域と前記A方向に隣接する活性領域の間の領域を除いた領域および前記複数の活性領域のうちの前記複数のゲート電極で覆われていない領域とに対応する位置にストライプ状の複数の光透過領域が設けられ、これらの間にはストライプ状の遮光パターンが設けられたフォトマスクを用いて、前記フォトレジスト膜を露光する工程と、
(f)前記フォトレジスト膜を現像し、前記遮光パターンに対応する部分のみを残存させる工程と、
(g)現像後に残存する前記フォトレジスト膜をマスクとして用いて、前記第2および第3絶縁膜をエッチングで除去し、前記活性領域の両端部および中央部のみを露出させる工程と、
(h)前記半導体基板の全面に導電膜を形成する工程と、
(i)前記導電膜を研磨して、前記活性領域の両端部および中央部上にのみ、前記導電膜を残存させる工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - 請求項1または2に記載の半導体集積回路装置の製造方法において、隣接する光透過領域の透過光の各位相が互いに反転していることを特徴とする半導体集積回路装置の製造方法。
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