JP5253460B2 - 半導体装置の製造方法 - Google Patents
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Description
素子分離領域に堆積されたシリコン酸化膜によって電気的に分離された活性領域が形成される。この活性領域に形成されたゲート絶縁膜上にDRAMのワード線となるゲート電極が形成される。このゲート電極とその上の窒化膜ハードマスクとが、ハードマスクと同じ窒化膜で形成されるエッチング阻止膜で被覆される。次に、ボロンおよびリンの不純物を含むシリコン酸化膜でゲート電極が覆われた後、そのシリコン酸化膜の表面が平坦化される。
(実施の形態1)
図1は本発明の実施の形態1における半導体装置の構成を示す概略平面図であり、DRAMのメモリセルアレイ内の一部を示している。また、図2は図1のII−II線に沿う概略断面図である。
)よりなるメモリトランジスタMTと、キャパシタCとを有している。
膜21の上面とは実質的に同一の平面を構成している。つまり、プラグ導電層23a、23bの各上面と、ハードマスク層12の上面と、BPTEOS酸化膜21の上面とは、同一の平面内に位置している。
図3〜図21は、本発明の実施の形態1における半導体装置の製造方法を工程順に示す概略断面図である。
ン窒化膜2が形成される。
実施の形態1では帯状の開口パターン22aが非直線状であり、その幅が均一ではないが、均一な幅の開口パターン22aが形成されてもよい。また、均一な幅の開口パターン22aとして、図26の平面図に示すように直線状の帯状の開口パターン22aが形成されてもよい。これにより形成されるDRAMのメモリセルアレイ内の平面レイアウトは図27に示すようになる。この図27においては、キャパシタの図示は省略されている。
実施の形態1では、図17〜図19の工程においてCMPでキャップ膜(ハードマスク層)12がストッパとして平坦化され、プラグ導電層23a、23bの各上面とキャップ膜(ハードマスク層)12の上面とをシリコン基板4の表面と平行にしたが、図17または図18の工程からドライエッチングを施した後にCMPを施して平坦化されてもよい。
Claims (4)
- 素子分離構造によって囲まれた活性領域上を横切って延びるように、かつ前記活性領域の延びる方向に対して直交せずに傾斜して延びるように、ゲート電極層と第1の窒素を含む絶縁膜とが順に積層された積層パターンを形成する工程と、
前記活性領域の表面において前記ゲート電極層を挟むように1対の不純物拡散領域を形成する工程と、
前記ゲート電極層と前記1対の不純物拡散領域とを有するトランジスタ上を覆うようにシリコン酸化膜を形成する工程と、
前記活性領域全体の上方領域において、前記ゲート電極層の延在方向の断面において、前記活性領域の幅より大きく、かつ前記活性領域と前記活性領域に隣り合う他の活性領域との前記延在方向におけるピッチより小さい帯状の開口パターンを前記シリコン酸化膜に形成し、前記開口パターンから前記1対の不純物拡散領域の各々を露出させる工程と、
前記開口パターンを導電層で埋め込む工程と、
前記第1の窒素を含む絶縁膜の上面が露出するまで前記導電層と前記シリコン酸化膜とを除去することにより、前記導電層から前記1対の不純物拡散領域の各々に電気的に接続された第1および第2のプラグ導電層を形成するとともに、前記第1および第2のプラグ導電層の各上面と前記第1の窒素を含む絶縁膜の上面とを実質的に同一平面とする工程とを備えた、半導体装置の製造方法。 - 前記帯状の開口パターンは、直線状の平面パターンを有することを特徴とする、請求項1に記載の半導体装置の製造方法。
- 前記帯状の開口パターンは、非直線状の平面パターンを有することを特徴とする、請求項1に記載の半導体装置の製造方法。
- 前記不純物拡散領域を形成する工程の後、前記シリコン酸化膜を形成する工程の前に、前記ゲート電極層と前記1対の不純物拡散領域とを有するトランジスタ上を覆うように第2の窒素を含む絶縁層を形成する工程をさらに備え、
前記開口パターンから前記1対の不純物拡散領域の各々を露出させる工程は、
前記開口パターンから前記第2の窒素を含む絶縁層の上面を露出させる工程と、
前記開口パターンの幅を広げるように前記開口パターンの側壁のシリコン酸化膜をウェットエッチングにより除去する工程と、
前記開口パターン内に露出した前記第2の窒素を含む絶縁層を除去して、前記1対の不純物拡散領域の各々を露出させる工程とを含む、請求項1〜3のいずれかに記載の半導体装置の製造方法。
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