JP2001185701A5 - - Google Patents
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Claims (6)
- (a)半導体基板の主面に素子分離領域を形成し、前記素子分離領域で規定され、A方向に長辺または長径を有する長方形状または楕円形状その他任意の長辺または長径を有する平面パターンの活性領域を複数形成する工程と、
(b)前記半導体基板の主面上に前記A方向とは異なるB方向に延在する直線パターンからなるストライプパターンのゲート電極を形成する工程と、
(c)前記ゲート電極を覆う絶縁膜を形成する工程と、
(d)前記絶縁膜上にネガ型のフォトレジスト膜を塗布し、前記フォトレジスト膜を第1および第2の段階に分けて露光する工程と、
(e)前記露光における何れの段階においても光が照射されなかった領域のフォトレジスト膜を選択的に除去して孔パターンを形成する工程と、
(f)パターニングされた前記フォトレジスト膜の存在下でエッチングを施し、前記絶縁膜に前記孔パターンを用いてコンタクトホールを形成する工程と、を有し、
前記第1の段階の露光では、前記A方向とは相違するC方向に延在する直線パターンからなるストライプパターンで露光され、
前記第2の段階の露光では、前記C方向とは相違するD方向に延在する直線パターンからなるストライプパターンで露光され、
前記第1および第2の段階の露光では、前記活性領域の両端部および中央部が露光されないことを特徴とする半導体集積回路装置の製造方法。 - (a)半導体基板の主面に素子分離領域を形成し、前記素子分離領域で規定され、A方向に長辺または長径を有する長方形状または楕円形状その他任意の長辺または長径を有する平面パターンの活性領域を形成する工程と、
(b)前記半導体基板の主面上に前記A方向とは異なる方向に延在する直線パターンからなるストライプパターンのゲート電極を形成する工程と、
(c)前記ゲート電極を覆う第1絶縁膜を形成し、前記第1絶縁膜に対してエッチング選択比を有する第2絶縁膜を形成する工程と、
(d)前記第2絶縁膜上にフォトレジスト膜を塗布し、前記活性領域の両端部および中央部上に前記フォトレジスト膜が残存しないように前記フォトレジスト膜をストライプ状にパターニングする工程と、
(e)パターニングされた前記フォトレジスト膜の存在下で前記第1および第2絶縁膜にエッチングを施し、前記活性領域の両端部および中央部のみを露出する工程と、
(f)前記半導体基板の全面に導電膜を形成する工程と、
(g)前記導電膜を研磨して、前記活性領域の両端部および中央部上にのみ前記導電膜を残存させる工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - 請求項1または2記載の半導体集積回路装置の製造方法であって、
前記第1の段階の露光パターンは、前記B方向に平行な方向の直線パターンからなるストライプパターンであり、
前記第2段階の露光パターン、または、前記第2絶縁膜上に形成されたフォトレジスト膜のパターンは、前記A方向に平行な方向の直線パターンからなるストライプパターン、または、前記A方向に平行な方向の直線パターンからなるストライプパターンの前記ゲート電極に対する対称パターンであることを特徴とする半導体集積回路装置の製造方法。 - 請求項1〜3の何れか一項に記載の半導体集積回路装置の製造方法であって、
互いに隣接する前記コンタクトホールまたは前記活性領域上の導電膜の中心点を結んだ図形の平面形状は、菱形であることを特徴とする半導体集積回路装置の製造方法。 - 請求項1〜4の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記第1または第2段階の露光パターンのうち、メモリセルアレイ領域の外側の周辺回路領域を露光するパターンにおいては、
前記メモリセルアレイ内の前記直線パターンの数が奇数である第1の構成、
前記メモリセルアレイの端部の未露光領域となる部分に露光領域を設ける第2の構成、
の何れかの構成を有することを特徴とする半導体集積回路装置の製造方法。 - 半導体基板の主面の素子分離領域と、前記素子分離領域で規定されA方向に長辺または長径を有する長方形状または楕円形状その他任意の長辺または長径を有する平面パターンの活性領域と、前記主面上に形成され前記A方向とは異なるB方向に延在する直線パターンのゲート電極と、前記ゲート電極を覆う絶縁膜と、前記絶縁膜に形成され前記活性領域の両端部に接する第1接続部材と、前記絶縁膜に形成され前記活性領域の中央部に接する第2接続部材とを有する半導体集積回路装置であって、
前記第1および第2接続部材が同一の工程で形成されたものであり、互いに隣接する前記第1または第2接続部材の中心点を結んだ図形の平面形状は、菱形であることを特徴とする半導体集積回路装置。
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