KR20010084825A - 반도체 소자의 패턴 형성 방법 - Google Patents
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Abstract
본 발명은 집적도를 높일 수 있는 반도체 소자의 패턴 형성 방법으로 반도체 기판 상에 절연막을 형성하는 단계와, 상기 절연막상에 제 1 감광막을 도포하는 단계와, 상기 제 1 감광막을 일방향으로 일정한 간격을 갖고 오픈된 제 1 노광 마스크를 이용하여 노광 및 실리레이션하는 단계와, 상기 노광 및 실리레이션된 제 1 감광막을 현상하여 일정한 간격을 갖는 복수개의 제 1 감광막 라인 패턴들을 형성하는 단계와, 상기 제 1 감광막 라인 패턴들을 포함한 반도체 기판의 전면에 제 2 감광막을 도포하는 단계와, 상기 제 1 노광 마스크와 수직한 방향으로 일정한 간격을 갖고 오픈된 제 2 노광 마스크를 마스크로 이용하여 제 2 감광막을 노광하는 단계와, 상기 노광된 제 2 감광막을 현상하여 상기 제 1 감광막 라인 패턴과 수직한 방향으로 교차하는 제 2 감광막 라인 패턴들을 형성하는 단계와, 상기 제 1, 제 2 감광막 라인 패턴들을 마스크로 이용하여 상기 노출된 절연막을 선택적으로 제거하여 절연막 패턴을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도에 소자에 관한 것으로, 특히 집적도를 높힐 수 있는 반도체 소자의 패턴 형성 방법에 관한 것이다.
일반적으로 반도체 디자인 룰(rule)이 점점 작아지면서 라인(line) 패턴 형성보다는 홀 패턴 형성이 공정에 결정적인 영향을 미치고 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 패턴 형성 방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 반도체 소자의 패턴 형성 공정 단면도이고, 도 2a 내지 도 2c는 도 1a 내지 도 1c의 Ⅱ-Ⅱ선에 따른 종래 반도체 소자의 패턴 형성 공정 평면도이다.
도 1a 및 도 2a에 도시된 바와 같이 웨이퍼(104)상에 절연막(105)을 증착하고, 상기 절연막(105)상에 감광막(106)을 도포한다.
이어, 노광 마스크(103)를 이용하여 상기 감광막(106)을 노광시킨다.
상기 노광 마스크(103)는 차광층(102)과 투광층(101)으로 구성되며, 격자 무늬의 차광층(102)과 상기 차광층(102)의 격자 사이로 사각형 모양의 투광층(101)이 배열을 이루어 형성되어 있다.
도 1b 및 도 2b에 도시된 바와 같이, 상기 노광된 감광막(106)을 현상하여 감광막 패턴(106a)을 형성한다..
여기에서 상기 노광 마스크(103)의 투광층(101)은 사각형 패턴이지만 감광막패턴(106a)은 원형 또는 타원형의 모양을 갖고 있다.
즉, 상기 감광막(106)을 노광 및 현상하여 상기 감광막 패턴(106a)을 형성하면 실제의 노광 마스크(103)와 같은 형태로 패터닝 되지 않고, 원형 또는 타원형으로 감광막 패턴(106a)이 형성된다.
도 1c 및 도 2c에 도시된 바와 같이, 상기 감광막 패턴(106a)을 마스크로 이용하여 상기 절연막(105)을 선택적으로 제거하여 절연막 패턴(105a)을 형성한다.
여기에서 상기 절연막 패턴(105a)은 도 2c의 평면도에서와 같이, 상기 감광막 패턴(106a)과 동일하게 원형 또는 타원형의 형상으로 웨이퍼(104) 상에 형성된다.
그러나 상기와 같은 종래의 반도체 소자의 패턴 형성 방법은 다음과 같은 문제점이 있다.
첫째, 홀(hole) 및 아이솔레이션(isolation) 패턴 형성시에 포토 공정 마진이 작다.
둘째, 스토리지 노드(storage node) 형성에 적용할 경우 타원 형태의 모양이 만들어져 표면적 감소로 인하여 캐패시터(capacitor)의 용량이 줄어든다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로서 포토 공정의 마진을 확보하여 고집적화가 가능한 반도체 소자의 패턴형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 반도체 소자의 패턴 형성 공정 단면도
도 2a 내지 도 2c는 종래 반도체 소자의 패턴 형성 공정 평면도
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 패턴 형성 공정 단면도
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 소자의 패턴 형성 공정 평면도
도면의 주요 부분에 대한 부호 설명
301 : 제 1 투광층 302 : 제 1 차광층
303 : 제 1 노광 마스크 304 : 웨이퍼
305 : 절연막 305a : 절연막 패턴
306 : 제 1 감광막 306a : 제 1 감광막 라인 패턴
307 : 실리레이션막 308 : 제 2 감광막
308a : 제 2 감광막 라인 패턴 309 : 제 2 투광층
310 :제 2 차광층 311 : 제 2 노광 마스크
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 패턴 형성 방법은 반도체 기판 상에 절연막을 형성하는 단계와, 상기 절연막상에 제 1 감광막을 도포하는 단계와, 상기 제 1 감광막을 일방향으로 일정한 간격을 갖고 오픈된 제 1 노광 마스크를 이용하여 노광 및 실리레이션하는 단계와, 상기 노광 및 실리레이션된 제 1 감광막을 현상하여 일정한 간격을 갖는 복수개의 제 1 감광막 라인 패턴들을 형성하는 단계와, 상기 제 1 감광막 라인 패턴들을 포함한 반도체 기판의 전면에 제 2 감광막을 도포하는 단계와, 상기 제 1 노광 마스크와 수직한 방향으로 일정한 간격을 갖고 오픈된 제 2 노광 마스크를 마스크로 이용하여 제 2 감광막을 노광하는 단계와, 상기 노광된 제 2 감광막을 현상하여 상기 제 1 감광막 라인 패턴과 수직한 방향으로 교차하는 제 2 감광막 라인 패턴들을 형성하는 단계와, 상기 제 1, 제 2 감광막 라인 패턴들을 마스크로 이용하여 상기 노출된 절연막을 선택적으로 제거하여 절연막 패턴을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하면 다음과 같다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 패턴 형성 공정 단면도이고, 도 4a 내지 도 4f는 도 3a 내지 도 3g의 Ⅳ-Ⅳ선에 따른 본 발명의 실시예에 의한 반도체 소자의 패턴 형성 공정 평면도이다.
도 3a 및 도 4a에 도시된 바와 같이, 웨이퍼(304) 상에 절연막(305)을 증착하고, 상기 절연막(305)상에 제 1 감광막(306)을 도포하여 웨이퍼(304)와 절연막(305)과 제 1 감광막(306)의 적층 구조를 형성한다.
이어, 도 4a와 같은 y-방향의 라인 패턴을 갖는 제 1 노광 마스크(303)를 이용하여 상기 제 1 감광막(306)을 노광하고 노광되지 않은 영역의 제 1 감광막(306)에 실리레이션 공정을 실시하여 제 1 감광막(306)의 표면에 실리레이션막(307)을 형성한다.
여기서, 상기 제 1 노광 마스크(303)는 제 1 투광층(301)과 제 1 차광층(302)으로 구성되며 상기 제 1 차광층(302)은 제 1 투광층(301) 하부에 일정한 간격을 두고 복수개로 형성되어 있다.
즉, 상기 제 1 노광 마스크(303)는 동일한 너비의 제 1 차광층(302)과 제 1 투광층(301)이 y-방향의 라인 패턴을 이루어 교번하여 구성된다.
도 3b 및 도 4b에 도시된 바와 같이, 상기 노광된 제 1 감광막(306)을 현상하여 상기 절연막(305) 상에 일방향으로 일정한 간격을 갖는 제 1 감광막 라인 패턴(306a)을 형성한다.
이때 상기 제 1 감광막 라인 패턴(306a)의 표면에는 실리레이션막(307)이 형성되어 있다.
도 3c 및 도 4c에 도시된 바와 같이, 상기 제 1 감광막 라인 패턴(306a)을 포함한 웨이퍼(304)의 전면에 제 2 감광막(308)을 도포한다.
도 3d는 상기 도 4c의 Ⅳ-Ⅳ선에 따른 단면도로써, 웨이퍼(304)와 절연막(305)과 제 2 감광막(308)이 차례로 적층된 구조를 보이고 있다.
도 3e에 도시된 바와 같이, 제 2 노광 마스크(311)를 이용하여 y-방향(즉, 제 1 감광막(306)과는 수직한 방향)으로 제 2 감광막(308)을 노광한다.
한편, 상기 제 2 노광 마스크(311)는 도 3e 및 도 4d 에 도시된 바와 같이, 제 2 투광층(309) 하부에 제 2 차광층(310)이 일정한 간격을 두고 복수개로 형성되고 제 1 노광 마스크(303)와는 서로 수직한 형태를 갖는다.
즉, 상기 제 2 노광 마스크(311)의 제 2 투광층(309)과 제 2 차광층(310)은 교번하여 라인 패턴을 이루고 있으며, 제 2 투광층(309)의 라인 패턴은 제 1 감광 마스크(303)의 제 1 투광층(301)의 라인 패턴과 수직인 방향으로 형성된다.
도 3f 및 도 4e에 도시된 바와 같이, 상기 노광된 제 2 감광막(308)을 현상하여 일정한 간격을 갖는 제 2 감광막 라인 패턴(308a)을 형성한다.
한편, 상기 제 1 감광막 라인 패턴(306a)의 표면에 형성된 실리레이션막(307)에 의해 노출된 제 1 감광막 라인 패턴(306a)의 노광을 방지 할 수 있다.
도 3g 및 도 4f에 도시된 바와 같이, 상기 제 1, 제 2 감광막 라인 패턴(306a, 308a)을 마스크로 이용하여 상기 절연막(305)을 선택적으로 제거하여 절연막 패턴(305a)을 형성한다.
상기와 같은 본 발명의 반도체 소자의 패턴 형성 방법은 다음과 같은 효과가 있다.
첫째, 기존의 노광 장비를 이용하여 사각형의 홀을 형성할 수 있다.
둘째, 포토레지스트의 공정 마진이 확보된다.
셋째, 스토리지 노드 공정에 적용할 경우 캐패시터의 용량이 증가된다.
Claims (1)
- 반도체 기판 상에 절연막을 형성하는 단계;상기 절연막상에 제 1 감광막을 도포하는 단계;상기 제 1 감광막을 일방향으로 일정한 간격을 갖고 오픈된 제 1 노광 마스크를 이용하여 노광 및 실리레이션하는 단계;상기 노광 및 실리레이션된 제 1 감광막을 현상하여 일정한 간격을 갖는 복수개의 제 1 감광막 라인 패턴들을 형성하는 단계;상기 제 1 감광막 라인 패턴들을 포함한 반도체 기판의 전면에 제 2 감광막을 도포하는 단계;상기 제 1 노광 마스크와 수직한 방향으로 일정한 간격을 갖고 오픈된 제 2 노광 마스크를 마스크로 이용하여 제 2 감광막을 노광하는 단계;상기 노광된 제 2 감광막을 현상하여 상기 제 1 감광막 라인 패턴과 수직한 방향으로 교차하는 제 2 감광막 라인 패턴들을 형성하는 단계;상기 제 1, 제 2 감광막 라인 패턴들을 마스크로 이용하여 상기 노출된 절연막을 선택적으로 제거하여 절연막 패턴을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 패턴 형성방법.
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|---|---|---|---|
| KR1020000010153A KR20010084825A (ko) | 2000-02-29 | 2000-02-29 | 반도체 소자의 패턴 형성 방법 |
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Publications (1)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7749902B2 (en) | 2007-02-13 | 2010-07-06 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor device |
| CN104950567A (zh) * | 2014-03-25 | 2015-09-30 | 中芯国际集成电路制造(上海)有限公司 | 一种光掩模制备方法 |
-
2000
- 2000-02-29 KR KR1020000010153A patent/KR20010084825A/ko not_active Application Discontinuation
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| US7749902B2 (en) | 2007-02-13 | 2010-07-06 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor device |
| CN104950567A (zh) * | 2014-03-25 | 2015-09-30 | 中芯国际集成电路制造(上海)有限公司 | 一种光掩模制备方法 |
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