KR19990003882A - 반도체 장치의 미세 패턴 형성방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

본 발명은 반도체 제조 분야에 관한 것임.

2. 발명이 해결하려고 하는 기술적 과제

본 발명은 기존의 노광장비의 해상 한계를 넘는 0.2㎛ 이하의 선폭을 가지는 라인 패턴, 기둥(pillar) 패턴, 콘택홀 등의 미세 패턴을 효과적으로 형성하는 반도체 장치 제조방법을 제공하고자 함.

3. 발명의 해결방법의 요지

본 발명은 포토레지스트를 사용한 리쏘그래피 공정 특성과 화학적·기계적 연마(CMP) 공정 등을 사용하여 0.2㎛ 이하의 선폭을 가지는 반도체 장치의 미세 패턴을 형성함.

4. 발명의 중요한 용도

반도체 장치 제조에 이용됨.

Description

반도체 장치의 미세 패턴 형성방법

본 발명은 반도체 제조 분야에 관한 것으로, 특히 에 관한 것이다.

일반적으로, 반도체 장치의 고집적화에 따라 반도체 장치의 패턴을 형성함에 있어서 미세 패턴이 요구되고 있다.

종래의 홀 패턴 또는 기둥 패턴 및 라인 패턴의 형성은 포토레지스트를 도포한 후에 레티클을 사용하여 노광함으로써 노광 부위의 포토레지스트를 제거하여 포토레지스트 패턴을 형성하고, 이를 식각 장벽으로하여 하부막을 선택적으로 식각하는 방법을 사용하여 왔다(단, 포지티브 포토레지스트인 경우).

그러나, 이러한 종래의 패턴 형성방법은 반도체 장치의 고집적화에 따른 디자인 룰(design rule)의 감소에 따라 미세 패턴을 형성하기 어렵게 되었다. 즉, 248㎚의 파장을 사용하는 기존의 노광장비의 해상도 한계로 인하여 0.2㎛ 이하의 선폭을 요구하는 미세 패턴의 형성이 매우 어렵게 되었다.

홀 패턴의 경우를 예로들어, 제한된 해상도에서 미세 패턴을 형성하기 위해서는 언더 노광(under-exposure)을 실시하여 형성하고자 하는 홀의 선폭을 줄여햐 하는데, 이 경우 홀이 제대로 뚫리지 않는 오픈-페일(open-fail) 현상이 발생하는 문제점이 있었다.

본 발명은 본 발명은 기존의 노광장비의 해상 한계를 넘는 0.2㎛ 이하의 선폭을 가지는 라인 패턴, 기둥(pillar) 패턴, 콘택홀 등의 미세 패턴을 효과적으로 형성하는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d는 본 발명의 일실시예에 따른 폴리실리콘 플러그 형성 공정도.

도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 콘택홀 형성 공정도.

* 도면의 주요부분에 대한 부호의 설명

20 : 실리콘 기판

21 : 포토레지스트 패턴

22 : 산화막

상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 장치 제조방법은 소정의 하부층이 형성된 반도체 기판 상부에 전도막을 형성하는 단계, 전체구조 상부에 포토레지스트를 도포하는 단계, 상기 포토레지스트를 과도 노광 방식으로 노광 및 현상하여 콘택 플러그 형성을 위한 포토레지스트 패턴을 형성하되, 상기 포토레지스트 패턴이 형성하고자하는 콘택 플러그의 선폭과 같은 선폭을 가지는 양각 패턴으로 형성되도록하는 단계, 상기 포토레지스트 패턴을 식각 장벽으로하여 상기 전도막을 선택적 식각하는 단계, 전체구조 상부에 층간 절연막을 형성하는 단계 및 상기 층간 절연막을 에치백하여 상기 전도막을 노출시키는 단계를 포함하여 이루어진다.

또한, 본 발명의 반도체 장치 제조방법은 소정의 하부층이 형성된 반도체 기판 상부에 포토레지스트를 도포하는 단계, 상기 포토레지스트를 과도 노광 방식으로 노광 및 현상하여 콘택홀 형성을 위한 포토레지스트 패턴을 형성하되, 상기 포토레지스트 패턴이 형성하고자하는 콘택홀의 선폭과 같은 선폭을 가지는 양각 패턴으로 형성되도록하는 단계, 전체구조 상부에 층간 절연막을 형성하는 단계, 상기 층간 절연막을 에치백하여 상기 포토레지스트 패턴을 노출시키는 단계 및 상기 포토레지스트 패턴을 제거하는 단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상술한다.

첨부된 도면 도 1a 내지 도 1d는 본 발명의 일실시예에 따른 반도체 장치의 미세 패턴 형성 공정도로써, 기둥 패턴인 콘택 플러그(plug) 형성 공정을 도시한 것이다.

먼저, 도 1a에 도시된 바와 같이 실리콘 기판 상에 형성된 소정의 하부층(10) 상에 폴리실리콘막(11)을 원하는 콘택 플러그 두께만큼 증착하고, 전체구조 상부에 포토레지스트를 도포한 후, 이를 과도 노광하고, 현상하여 콘택 플러그 형성을 위한 포토레지스트 패턴(12)을 형성한다. 이때, 포토레지스트 패턴(12)은 콘택홀 패턴을 형성하기 위한 것이 아니라 기둥 패턴인 콘택 플러그 형상을 패터닝하기 위한 것이며, 폴리실리콘막(11)은 다른 전도막으로 대체하여 사용할 수 있다.

다음으로, 도 1b에 도시된 바와 같이 포토레지스트 패턴(12)을 식각 장벽으로하여 폴리실리콘막(11)을 선택적 식각한다.

계속하여, 도 1c에 도시된 바와 같이 전체구조 상부에 산화막(13)을 충분한 두께로 증착한다. 여기서, 산화막(13)은 층간 절연막으로써 형성한 것이므로 다른 막을 사용하여 단층 또는 다층으로 구성할 수 있다.

끝으로, 도 1d에 도시된 바와 같이 산화막(13)의 화학적·기계적 연마(CMP) 공정을 진행하여 폴리실리콘막(11)이 노출되도록 한다.

첨부된 도면 도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체 장치의 미세 패턴 형성 공정도로써, 미세 콘택홀 형성 공정을 도시한 것이다.

먼저, 도 2a에 도시된 바와 같이 소정의 하부층 공정을 마친 실리콘 기판(20) 상부에 원하는 콘택홀 높이만큼의 포토레지스트를 도포하고, 이를 과도 노광하고, 형상하여 콘택홀 형성 부위에 콘택홀과 같은 선폭을 가지는 양각 포토레지스트 패턴(21)을 형성한다.

다음으로, 도 2b에 도시된 바와 같이 전체구조 상부에 층간 절연막인 산화막(22)을 충분한 두께로 증착한다.

계속하여, 도 2c에 도시된 바와 같이 산화막(22)의 화학적·기계적 연마(CMP) 공정을 진행하여 포토레지스트 패턴(21)이 노출되도록 한다.

끝으로, 도 2d에 도시된 바와 같이 포토레지스트 패턴(21)을 제거하여 콘택홀을 형성한다.

상기한 본 발명의 실시예에서 포토레지스트 패턴(12,21)은 각각 과도 노광을 통해 형성함으로써 기존의 노광장비의 해상 한계를 넘는 0.2㎛의 선폭을 가진 기둥 패턴(포토레지스트 패턴)을 구현할 수 있었다.

이러한 미세 포토레지스트 패턴의 형성은 미세한 선폭의 오픈 영역을 가지는 음각 포토레지스트 패턴 보다는 미세한 선폭의 양각 포토레지스트 패턴의 형성이 좀더 유리하다. 그 이유는 같은 선폭으로 양각 및 음각 패턴이 교대로 형성된 패턴이 아니하고 가정할 때, 라인 및 기둥 패턴 등의 양각 포토레지스트 패턴을 형성시에 과도 노광 방법을 사용할 수 있기 때문이다. 또한, 양각 포토레지스트 패턴은 초점심도 및 콘트라스트(contrast) 측면에서도 미세 패턴 형성에 더 유리하다.

즉, 본 발명은 이러한 원리를 이용하여 미세한 선폭을 가지는 패턴을 형성할 때, 미세 선폭에 해당하는 부분을 양각 포토레지스트로 형성한 후, 층간 절연막의 매립 및 에치백 공정을 사용한다.

상기한 실시예에서는 SLR(Single Level Resist) 공정만을 예시하였으나, 본 발명의 기술적 원리로 미루어 TLR(Tri-Level Resist) 공정 및 TIPS(Top Image Process by Siliation) 공정 등을 사용할 수도 있으며, 산화막의 화학적·기계적 연마 공정은 건식 또는 습식 에치백 공정으로 대체할 수 있다. 또한, 상기한 실시예에서는 라인 패턴을 형성하는 공정을 설명하지 않았지만 본 발명은 미세 라인 패턴 형성시에도 물론 적용 가능하다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기한 바와 같이 본 발명은 반도체 장치 제조시 기존의 노광 장비를 사용하여 그 해상도 한계 이하의 선폭을 가지는 미세 패턴을 효과적으로 형성할 수 있으며, 이로 인하여 고가의 장비 구입비를 절감할 수 있어, 반도체 장치의 제조 단가를 낮출 수 있다.

Claims (7)

1. 소정의 하부층이 형성된 반도체 기판 상부에 전도막을 형성하는 단계, 전체구조 상부에 포토레지스트를 도포하는 단계, 상기 포토레지스트를 과도 노광 방식으로 노광 및 현상하여 콘택 플러그 형성을 위한 포토레지스트 패턴을 형성하되, 상기 포토레지스트 패턴이 형성하고자하는 콘택 플러그의 선폭과 같은 선폭을 가지는 양각 패턴으로 형성되도록하는 단계, 상기 포토레지스트 패턴을 식각 장벽으로하여 상기 전도막을 선택적 식각하는 단계, 전체구조 상부에 층간 절연막을 형성하는 단계 및 상기 층간 절연막을 에치백하여 상기 전도막을 노출시키는 단계를 포함하여 이루어진 반도체 장치 제조방법.
2. 제 1 항에 있어서, 상기 전도막이 폴리실리콘막인 반도체 장치 제조방법.
3. 제 1 항 또는 제 2 항에 있어서, 상기 에치백은 화학적·기계적 연마 방식을 사용하여 이루어지는 반도체 장치 제조방법.
4. 제 1 항 또는 제 2 항에 있어서, 상기 에치백은 전면성 식각 방식을 사용하여 이루어지는 반도체 장치 제조방법.
5. 소정의 하부층이 형성된 반도체 기판 상부에 포토레지스트를 도포하는 단계, 상기 포토레지스트를 과도 노광 방식으로 노광 및 현상하여 콘택홀 형성을 위한 포토레지스트 패턴을 형성하되, 상기 포토레지스트 패턴이 형성하고자하는 콘택홀의 선폭과 같은 선폭을 가지는 양각 패턴으로 형성되도록하는 단계, 전체구조 상부에 층간 절연막을 형성하는 단계, 상기 층간 절연막을 에치백하여 상기 포토레지스트 패턴을 노출시키는 단계 및 상기 포토레지스트 패턴을 제거하는 단계를 포함하여 이루어진 반도체 장치 제조방법.
6. 제 5 항에 있어서, 상기 에치백은 화학적·기계적 연마 방식을 사용하여 이루어지는 반도체 장치 제조방법.
7. 제 5 항에 있어서, 상기 에치백은 전면성 식각 방식을 사용하여 이루어지는 반도체 장치 제조방법.