KR100449319B1 - 반도체 소자의 미세 패턴 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 고집적화에 대응하는 미세 패턴을 형성할 수 있다. 본 발명에 의한 반도체 소자의 미세 패턴 형성 방법은 제 1 절연막 상부에 제 2 절연막을 형성한 다음 그 상부에 감광막을 소정의 패턴으로 형성하여 상기 제 2 절연막을 건식 식각하는 단계와, 상기 감광막을 제거한 다음 전체의 결과물 위에 제 3 절연막을 증착하는 단계와, 상기 제 2 절연막과 제 2 절연막 사이에 있는 상기 제 3 절연막 상부에 제 4 절연막을 증착한 후 제 1 평탄화 공정을 실시하는 단계와, 상기 제 3 절연막과 상기 제 4 절연막의 건식식각 선택비가 1:1인 레시피로 제 2 평탄화 공정을 실시하다가 상기 제 2 절연막이 노출되면 식각을 중단하는 단계와, 상기 제 4 절연막과 상기 제 2 절연막을 마스크로 하여 상기 제 3 절연막을 식각한 다음 상기 제 4 절연막을 제거하는 단계와, 상기 제 2 절연막과 상기 제 3 절연막 사이에 도체막을 충진시킨 다음 제 3 평탄화 공정으로 평탄화하는 단계를 구비한 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 미세 패턴(pattern) 형성 방법에 관한 것으로, 특히 고집적화에 대응하는 미세 패턴 형성이 가능한 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
도 1은 종래 기술에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 단면도이다.
먼저, 제 1 절연막(10) 위에 도체막(20)과 감광막(30)을 순차적으로 형성한 다. 다음, 피치가 'α+ β' 가 되도록 상기 감광막(30)을 패터닝한 후 상기 감광막(30)을 마스크로 하여 상기 도체막(20)을 국부적으로 건식 식각한 다음 상기 감광막(30)을 제거하여 패턴을 형성한다.
일반적으로, 반도체 소자가 축소됨에 따라 초미세 패턴 형성에 많은 투자와 노력을 경주하고 있으면서도 정확한 패턴 사이즈(size)를 얻기가 어려워 지고 있는 실정이다.
예를들어, 패턴 피치가 0.20㎛ 라면 0.10 ㎛의 라인에 0.10㎛ 스페싱(Spacing)을 갖는 미세 패턴을 형성해야 한다. 이때, 패턴 피치가 0.20㎛ 일 경우 현재 ArF 장비와 포토레지스터(PR)를 사용한다.
만약, 패턴 피치(Pattern Pitch)가 0.40 ㎛ 라면 KrF 장비와 KrF 용 포토레지스터(PR)를 사용해도 가능하다.
그러나, 종래의 반도체 소자의 미세 패턴 형성 방법은 0.20㎛ 피치를 패터닝할 경우 0.40 ㎛ 피치를 패터닝하는 장비(KrF)와 KrF 용 포토레지스터(PR)를 사용하여 0.20㎛ 피치를 갖는 패턴을 만들어 내지 못하였다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 건식식각 선택비가 큰 두 물질을 이용하여 고집적화에 대응하는 미세 패턴 형성이 가능하게 하여 생산비용을 감소시킬 수 있는 반도체 소자의 미세 패턴 형성방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 단면도
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 단면도
(도면의 주요 부분에 대한 부호의 설명)
1 : 제 1 절연막 2 : 제 2 절연막
3 : 감광막 4 : 제 3 절연막
5 : 제 4 절연막 6 : 도체막
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 미세 패턴 형성 방법은
제 1 절연막 상부에 제 2 절연막을 형성한 다음 그 상부에 감광막을 소정의 패턴으로 형성하여 상기 제 2 절연막을 건식 식각하는 단계와,
상기 감광막을 제거한 다음 전체의 결과물 위에 제 3 절연막을 증착하는 단계와,
상기 제 2 절연막과 제 2 절연막 사이에 있는 상기 제 3 절연막 상부에 제 4 절연막을 증착한 후 제 1 평탄화 공정을 실시하는 단계와,
상기 제 3 절연막과 상기 제 4 절연막의 건식식각 선택비가 1:1인 레시피로 제 2 평탄화 공정을 실시하다가 상기 제 2 절연막이 노출되면 식각을 중단하는 단계와,
상기 제 4 절연막과 상기 제 2 절연막을 마스크로 하여 상기 제 3 절연막을 식각한 다음 상기 제 4 절연막을 제거하는 단계와,
상기 제 2 절연막과 상기 제 3 절연막 사이에 도체막을 충진시킨 다음 제 3 평탄화 공정으로 평탄화하는 단계를 구비한 것을 특징으로 한다.
상기 제 1 평탄화 공정은 화학기계적연마(CMP) 공정으로 진행하는 것을 특징으로 한다.
상기 제 2 평탄화 공정은 에치백 공정으로 진행하는 것을 특징으로 한다.
상기 제 3 평탄화 공정은 화학기계적연마(CMP) 공정으로 진행하는 것을 특징으로 한다.
상기 제 3 평탄화 공정은 에치백 공정으로 진행하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 단면도이다.
먼저, 도 2a는 도 1에 도시된 패턴과 동일한 피치를 최종적으로 얻기 위해 제 1 절연막(1) 상부에 제 2 절연막(2)을 형성한 다음 그 상부에 감광막(3)을 형성한다. 이때, 상기 감광막(3)은 도 1에 도시된 피치(α+ β)의 2배가 되도록 패터닝한다. 그 다음, 상기 제 2 절연막(2)을 건식 식각한다. 이때, 제 2 절연막(2)의 두께는 제 3 절연막(4)의 두께보다 훨씬 두껍게 적층해야만 제 3 절연막(4)의 두께로 임계치수(CD) 조절이 가능하다.
도 2b를 참조하면, 상기 감광막(3)을 제거하고 그 상부에 제 3 절연막(4)을 증착하고, 그 상부에 제 4 절연막(5)을 증착한 다음 화학기계적연마(CMP) 방식으로 평탄화 공정을 실시한다.
도 2c 및 도 2d를 참조하면, 상기 제 3 절연막(4)과 상기 제 4 절연막(5)의 건식식각 선택비가 1:1인 레시피(Recipe)로 소정의 두께만 에치백(Etchback)을 실시하다가 상기 제 2 절연막(2)이 노출되면 식각을 중단한다.
그 다음, 도 2d와 같이 레시피(Recipe)를 바꾸어서 상기 제 4 절연막(5) 및 상기 제 2 절연막(2)과 제 3 절연막(4)과의 식각 선택비가 높은(10:1 이상) 레시피를 이용하여, 상기 제 3 절연막(4)을 식각한다. 이때, 상기 제 4 절연막(5) 하부에 있는 상기 제 3 절연막(4)은 그대로 남는다. 그 다음, 마스크 역할을 한 상기 제 4 절연막(5)은 남겨진 두께만큼 1:1 레시피로 제거한다.
도 2e를 참조하면, 도 2d에서 최종적으로 남겨진 상기 제 2 절연막(2)과 상기 제 3 절연막(4) 사이에 도체막(6)을 충진시킨 다음 화학기계적연마(CMP) 방식 또는 에치백(Etchback) 방식으로 평탄화 한다. 그 다음, 상기 도체막(6)을 마스크로 하여 남겨진 상기 제 2 절연막(2)과 상기 제 3 절연막(4)을 제거하면 도 1과 같은 도체막 배선(20)이 형성된다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 미세 패턴 형성 방법에 의하면, 건식식각 선택비가 큰 두 물질을 이용하여 고집적화에 대응하는 미세 패턴 형성이 가능하여 생산비용을 감소시킬 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (5)
- 반도체기판 상에 제 1절연막 및 제 2절연막을 차례로 형성하는 단계와,상기 제 2절연막 상에 소정 형상의 감광막을 형성하는 단계와,상기 감광막을 마스크로 하고 제 2절연막을 건식 식각하는 단계와,상기 감광막을 제거하는 단계와,상기 잔류된 제 2절연막을 포함한 기판 전면에 제 3 절연막을 형성하는 단계와,상기 결과물 상에 상기 잔류된 제 2 절연막 사이와 대응되는 부분에 제 4 절연막을 증착하고 나서, 상기 제 4절연막에 제 1평탄화 공정을 실시하는 단계와,상기 제 3 절연막과 상기 제 4 절연막의 건식식각 선택비가 1:1인 레시피로 제 2평탄화 공정을 실시하다가 상기 제 2 절연막이 노출되면 식각을 중단하는 단계와,상기 잔류된 제 3절연막, 제 4절연막 및 제 2절연막 사이의 식각선택비가 10:1보다 높은 레시피를 이용하여 제 3절연막을 식각하여 제 3절연막 패턴을 형성하는 단계와,상기 잔류된 제 4절연막을 제거하는 단계와,상기 잔류된 제 2 절연막 및 상기 제 3 절연막 패턴 사이에 도체막을 충진시키는 단계와,상기 도체막에 제 3평탄화 공정을 실시하고 나서, 상기 잔류된 제 2절연막과 제 3절연막 패턴을 제거하여 도체 배선을 형성하는 단계를 구비한 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1 항에 있어서,상기 제 1 평탄화 공정은 화학기계적연마(CMP) 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1 항에 있어서,상기 제 2 평탄화 공정은 에치백 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1 항에 있어서,상기 제 3 평탄화 공정은 화학기계적연마(CMP) 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1 항에 있어서,상기 제 3 평탄화 공정은 에치백 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
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