KR970000693B1 - 반도체 소자의 오버랩 여유 확보방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명에 따른 디램셀 레이아웃(Lay Out).
제2도(a) 내지 제2도(e)는 본 발명의 일실시예 따른, 제1도 a-a' 방향 공정 단면도.
제3도(a) 내지 제3도(e)는 본 발명의 일실시예 따른, 제1도 b-b' 방향 공정 단면도.
제4도는 상기 제2도(d) 및 제3도(d)의 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 소자분리 산화막
3 : 제1산화막 4 : 하부 도전체 라인
5 : 질화막 6 : 제2산화막
7 : 오버랩(overlap)확보용 감광막 패턴
7a : 오버랩 확보용 마스크 8 : 선택적 텅스텐
9 : 제3산화막 10 : 상부 도전체 콘택홀
10a : 상부 도전체 콘택홀 마스크
A : 반도체 소자의 최소 디자인 룰(minimum designrule)
λA : 하부 도전체 라인 상에 증착된 선택적 텅스텐의 두께
δA : 하부 도전체 라인 간의 간격
본 발명은 반도체 소자의 오버랩 여유 확보방법에 관한 것으로, 특히 반도체 소자의 설계(Lay-Out)시 최소 디지안 룰(Minimum Design Rule)을 어길 수 밖에 없는 조밀한 지역에서의 하부 도전체 라인과 상부 도전체 콘택홀간의 오버랩 여유(Overlap Margin)를 확보하기 위한 반도체 소자의 오버랩 여유 확보방법에 관한 것이다.
반도체 소자의 제조를 위한 설계시 최소 디자인 룰을 만족하도록 설계해야 하는데, 소자의 초고집적화에 따라 제조 디자인룰의 감소는 필연적이며, 이로인한 미세 콘택홀, 미세 라인(Line)형성 및 상부 콘택홀과 콘택홀이 형성될 하부박막과의 감소된 오버랩 여유 확보를 위한 여러 방안이 모색되고 있다.
도면 제1도와 같은 레이아웃의 경우 최소 디자인 롤을 'A'라하면, 하부 도전체 라인 마스크와 상부 도전체 콘택홀 마스크의 오버랩은 'A'/2가 된다. 제한된 면적 때문에 'A'/2로 할 수 밖에 없다. 만일 'A'/2를 넓히려면 하부 도전체 라인간의 간격 'A'를 줄일 수 밖에 없어, 이 또한 최소 디자인 롤을 어기게 되는 모순점이 있다. 따라서, 현재의 사진(Lithorgraphy) 공정 능력을 감안하면 하부 도전체 라인 마스크간의 간격 'A'를 유지하는 것이 용이한데, 이는 사진장비(Stepper)의 정렬 정확도(Overlap Line Accuracy)만 개선되면 'A'/2 오버랩에서도 소자를 만들수도 있기 때문이다. 그러나 64메가 디램(Dram : Dynamic Random AccessMemory)급 이상의 초고집적 반도체 소자에서는 정렬 정확도 역시 한계에 봉착해 있어 이 또한 어려움이 따른다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 설계 레이아웃상 어쩔 수 없이 최소 디지인 룰을 어겨야만 하는 곳에서 하부도전체 위에 상부도전체 위에 상부도전체 콘택홀을 형성할때, 이 둘 사이의 오버랩 여유를 제조고정시 보상해 주어 사진공정의 한계를 극복하는 반도체 소자의 오버랩 여유 확보방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 설계시 최소 디자인 롤을 어길 수 수밖에 없는 조밀한 지연에서 하부 도전체 라인과 상부 도전체 콘택홀간의 오버랩 여유를 확보하기 위한 반도체 소자의 오버랩 여유 확보방법에 있어서, 반도체 기판상에 소자분리막을 형성하고 전체구조 상부에 제1절연막을 형성하여 평탄화하는 단계 ; 전체구조 상부에 제1도전체를 형성하고, 하부 도전체 라인간의 간격이 A인 하부 도전체라인 마스크를 이용한 식각공정에 의해 하부 도전체 라인을 형성하는 단계 ; 전체구조 상부에 제2절연막을 형성하는 단계 ; 상기 제2절연막 상부에 오버랩 확보용 포토레지스트 패턴을 형성하는 단계 ; 상기 포토레지스트 패턴을 사용한 식각 공정에 의해 상기 제2절연막을 패터닝하는 단계 ; 상기 포토레지스트를 제거하는 단계 ; 상기 하부 도전체 라인 상부에만 선택적으로 텅스텐을 형성하되, 상기 하부 도전체 라인간의 직접적 단락을 방지할 수 있는 즉, 상기 하부 도전체 라인간의 간격이 적어도 δA 이상을 유지할 수 있도록 λA의 두께로 형성하는 단계 ; 전체구조 상부에 제3절연막을 형성하여 평탄화하는 단계 ; 및 상부 도전체 콘택홀 마스크를 이용하여 상부 도전체 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명한다.
먼저, 제2도는 본 발명의 일실시예에 따른, 제1도 a-a' 방향 공정 단면도를 제3도는 본 발명의 일실시예에 따른, 제1도 b-b' 방향공정 단면도를, 제4도는 상기 제2도(d) 및 제3도(d)의 평면도를 각각 나타낸다.
먼저, 제2도(a) 및 제3도(a)는 실리콘 기판(1)상에 소자간 절연을 위한 소자분리 산화막(2)을 형성하고, 전체구조 상부에 제1산화막(3)을 형성하여 절연 및 평탄화를 실현한 후, 상기 제1산화막(3) 상부에 제1도전체를 형성하고, 하부 도전체 라인 마스크(4a)를 사용한 일련의 사진·식각 공정을 거쳐 하부 도전체 라인(4)을 형성한 단면도이다.
이어서, 제2도(b) 및 제3도(b)는 전체구조 상부에 질화막(5) 및 제2산화막(6)을 차레로 형성하여 절연 및 평탄화를 실현할 후, 상기 제2산화막(6) 상부에 감광막을 도포하고, 오버랩 확보용 마스크(7a)를 사용하여 오버랩(Overlap)확보용 감광막 패턴(7)을 형성한 단면도이다.
이때, 제2산화막(6)은 상기 제1산화막(3)과 같은 물질로서, 만일, 사진 공정에서 오버랩 확보용 마스크(7a)공정시 상기 하부 도전체 라인(4)의 단차에 영향을 받지 않고 즉, 노칭(Notching)과 같은 문제를 야기시키지 않는다면, 상기 제2산화막(6)을 도포하고 평탄화시키는 공정은 필요치않으므로, 제2산화막(6)을 형성하는 공정은 선택사항이다.
계속해서, 제2도(c) 및 제3도(c)는 오버랩(Overlap) 확보용 감광막패턴(7)을 이용한 건식식각 공정에 의해 상기 제2산화막(6) 및 상기 질화막(5)을 패터닝한 단면도이다.
이어서, 제2도(d) 및 제3도(d)는 상기 오버랩 확보용 감광막 패턴(7)을 제거한 다음, 상기 건식식각 공정에 의해 노출된 하부 도전체 라인 상부에만 선택적 텅스텐(8)을 증착한 단면도로, 이때 증착되는 선택적 텅스텐(8)은 상기 하부 도전체 라인(4)간의 직접적 단락을 방지할 수 있는 즉, 상기 하부 도전체 라인간의 간격(δA)이 적어도 0.15㎛ 이상을 유지할 수 있을 정도의 두께(λA)로 형성한다.
따라서, 현 사직 식각 공정의 한계를 감안하여 하부 도전체 라인간의 간격인 'A'를 유지하면서 하부 도전체 라인(4)을 형성한 다음, 상기 하부 도전체 라인에만 선택적 텅스텐(8)을 증착시킴으로써 도전체 라인의 선폭을 제2도(d)의 왼쪽에 있는 하부 도전체 라인(4)의 경우 '2A'에서 '(2+2λ)A'로 제2도(d)의 오른쪽에 있는 하부 도전체 라인(4)의 경우 선폭을 'A'에서 '(1+2λ)'로 넓힐 수가 있다.
끝으로, 제2도(e) 및 제3도(e)는 제3절연막(9)을 도포하여 평탄화한 다음, 상부 도전체 콘택홀 마스크(10a)를 이용한 사진 식각 공정에 의해 상부 도전체 콘택홀(10)을 형성한 단면도이다.
이때, 상기 하부 도전체 라인(4)과 상부 도전체 콘택홀(10)의 오버랩은 레이아웃상 'A/2'에서 '(1/2+λ)'로 넓어진다.
만일, 처음부터 상기 하부 도전체 라인 마스크(4a)와 상부 도전체 콘택홀 마스크(10a)를 '(1/2+λ)A'로 레이아웃 하면, 오버랩 면에서는 유리하지만 도면 제1도에서의 상기 하부 도전체 라인 마스크(4a)간의 간격이 '(1-2λ)A'로 줄어들어,사진기술에 많은 부하가 걸리게 되는데, 본 발명을 적용하면 현재의 공정기술로서 설계시의 여유를 제공해줌으로써 레이아웃상의 어려움을 극복할 수 있다.
이해를 돕기 위해 상기 제2도(d) 및 제3도(d)의 평면도인 제4도를 살펴보면, 하부 도전체 라인(4)의 선폭이 'A'이던 것이 '(1+2λ)A'로 증착된 텅스텐의 두께만큼 넓어진 반면, 상기 하부 도전체 라인(4)간의 간격이 'A'에서 'δA'로 줄었다.
이때, 최초 레이아웃시 하부 도전체 라인(4)간의 간격을 'δA'로 했다면 현 사진 식각 공정으로는 하부 도전체 라인(4)을 형성할 수 없다. 결국 줄어든 'δA' 때문에 상기 하부 도전체 라인(4)과 상부 도전체 콘택홀(10)의 오버랩 여유를 넓게 확보할 수 있다.
상기와 같이 이루어지는 본 발명인 반도체 소자의 콘택홀 오버랩 여유 확보방법은 설계시 부족한 디자인룰을 제조공정에서 보상해줄 수 있어, 반도체 소자의 수율 증가와 아울러 신뢰도 향상의 효과를 얻을 수 있다.
Claims (6)
- 반도체 소자의 설계시 최소 디자인 룰을 어길 수 밖에 없는 조밀한 지역에서 하부 도전체 라인과 상부 도전체 콘택홀간의 오버랩 여유를 확보하기 위한 반도체 소자의 오버랩 여유 확보방법에 있어서, 반도체 기판상에 소자분리막을 형성하고, 전체구조 상부에 제1절연막을 형성하여 평탄화하는 단계 ; 전체구조 상부에 제1도전체를 형성하고, 하부 도전체 라인간의 간격이 A인 하부 도전체 라인 마스크를 이용한 식각공정에 의해 하부 도전체 라인을 형성하는 단계 ; 전체구조 상부에 제2절연막을 형성하는 단계 ; 상기 제2절연막상부에 오버랩 확보용 포토레지스트 패턴을 형성하는 단계 ; 상기 포토레지스트 패턴을 사용한 식각 공정에 의해 상기 제2절연막을 패터닝하는 단계 ; 상기 포토레지스트를 제거하는 단계 ; 상기 하부 도전체 라인 상부에만 선택적 텅스텐을 형성하되, 상기 하부 도전체 라인의 직접적 단락을 방지할 수 있는 즉, 상기 하부 도전체 라인간의 간격이 적어도 δA 이상을 유지할 수 있도록 δA의 두께로 형성하는 단계 ; 전체 구조 상부에 제3절연막을 형성하여 평탄화하는 단계 ; 및 상부 도전체 콘택홀 마스크를 이용하여 상부 도전체 콘택홀을 형성하는 단계를 포함해서 이루어진 반도체 소자의 오버랩 여유 확보방법.
- 제1항에 있어서, 전체구조 상부체 제2절연막을 형성하는 단계 다음에 평탄화막을 형성하여 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 여유 확보방법.
- 제1항 또는 제2항에 있어서, 상기 제2절연막은 질화막인 것을 특징으로 하는 반도체 소자의 오버랩 여유 확보방법.
- 제2항에 있어서, 상기 평탄화막은 산화막인 것을 특징으로 하는 반도체 소자의 오버랩 여유 확보방법.
- 제1항에 있어서, 상기 하부 도전체 라인간의 간격인 δA는 0.15μm인 것을 특징으로 하는 반도체 소자의 오버랩 여유 확보방법.
- 제1항에 있어서, 상기 제1절연막 및 상기 제3절연막은 산화막인 것을 특징으로 하는 반도체 소자의 오버랩 여유 확보방법.
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