KR100192369B1 - 반도체소자 평탄화 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 평탄화 형성방법에 관한 것으로, 셀부와 셀주변부의 단차를 효과적으로 감소시킬 수 있어 고집적소자 제작에 적합하도록 한 것이다.

본 발명에 따른 반도체 소자의 평탄화 형성방법은 반도체 기판의 표면에 높은 지역과 낮은 지역과의 단차를 없애기 위한 반도체 소자의 평탄화 형성방법에 있어서, 기판 표면에 높은 지역과 낮은 지역을 갖는 제1 층간 절연막이 형성된 반도체 기판을 준비하는 단계 ; 상기 제1 층간절연막의 노출된 표면위에 제2 층간 절연막과, 상기 제2 층간 절연막위에 제3 층간 절연막을 각각 형성하는 단계 ; 상기 제3 층간 절연막을 상기 제1 층간 절연막의 낮은 지역 부분위에만 남도록 선택적으로 제거하는 단계 ; 상기 선택적으로 제거되고 남은 상기 제3 층간 절연막 부분을 상기 제2 층간 절연막의 높이 만큼만 남도록 선택적으로 제거하는 단계를 포함하여 이루어진다.

Description

반도체소자의 평탄화 형성방법

제1a~1c도는 종래 반도체소자의 평탄화 형성공정도

제2a~2f도는 본 발명에 따른 반도체소자의 평탄화 형성공정도

* 도면의 주요부분에 대한 부호의 설명

11 : 반도체기판 12 : 제1 층간절연막

13 : 제2 층간절연막 14, 14,a : 제3 층간절연막

15, 15a : 감광막

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 셀부와 셀주변부의 단차를 효과적으로 감소시킬 수 있어 고집적소자의 평탄화 공정시에 적합하도록 한 반도체소자의 평탄화 형성방법에 관한 것이다.

종래 반도체소자의평탄화 형성방법을 간략하게 설명하면 다음과 같다.

제1a~1c도는 종래 반도체소자의 평탄화형성 공정도이다.

종래 반도체소자의 평탄화 형성방법은 먼저 제1a도에 도시된 바와 같이, 기판표면에 단차(즉, 높은 지역과 낮은 지역과의 차이)(△Y)를 갖는 제1 층간 절연막(2)이 형성된 반도체기판(1)을 준비한다. 이어서 상기 제1 층간 절연막(2)의 노출된 표면위에 절연물질을 증착하여 제2 층간 절연막(3)을 형성한다.

이 때 상기 제2층간 절연막(3)과 상기 제1층간 절연막(2)은 단차(△X)를 갖는다.

그 다음제1b도에 도시된 바와 같이, 상기 제2 층간 절연막(3) 위에 금속물질을 증착하고, 사진석판술(photolithography) 및 사진식각법에 의해 상기 금속물질 층을 선택적으로 제거하여 제 1 배선막(4)을 형성한다.

이어서 제1c도에 도시된 바와 같이, 상기 제1 배선막(4)을 포함한 상기 제2 층간 절연막(3)의 노출된 표면위에, 도면에는 도시하지 않았지만, 제2 배선막과의 격리를 위해 절연물질을 증착하여 제3 층간 절연막(5)을 형성한다.

이 때, 상기 제3층간 절연막(5) 형성시에 셀부와 셀주변부는 단차(△Z)를 갖게 된다.

상기에서와 같이, 종래 반도체소자의 평탄화 형성방법에 있어서는 다음과 같은 문제점있다.

종래 반도체소자의평탄화 형성방법에 있어서는 셀부와 셀주변부와의 단차문제를 크게 고려하지 않으므로 인해 평탄화 공정후에도 상기 셀부와 셀주변부에는 단차(△Z)가 형성된다.

따라서 종래의 반도체소자의 평탄화 형성방법은 고집적소자의 평탄화 공정시에는 적합하지 못하다.

본 발명은 상기 종래 문제점을 해결하기 위해 안출된 것으로서, 셀부와 셀주변부의 단차를 효과적으로 감소시켜 고집적소자 제작에 적합하도록 한 반도체소자의 평탄화 형성방법을 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 평탄화 형성방법은 반도체 기판의 표면에 높은 지역과 낮은 지역과의 단차를 없애기 위한 반도체소자의 평탄화 형성방법에 있어서, 기판표면에 높은 지역과 낮은 지역을 갖는 제1 층간 절연막이 형성된 반도체기판을 준비하는 단계 ; 상기 제1 층간절연막의 노출된 표면위에 제2 층간 절연막과, 상기 제2 층간 절연막위에 제3 층간 절연막을 각각 형성하는 단계 ; 상기 제3 층간 절연막을 상기 제1 층간 절연막의 낮은 지역 부분위에만 남도록 선택적으로 제거하는 단계 ; 상기 선택적으로 제거되고 남은 상기 제3 층간 절연막 부분을 상기 제2 층간 절연막의 높이 만큼만 남도록 선택적으로 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.

본 발명은 첨부된 도면을 참조하여 상세히 설명한다.

제2a~2f도는 본 발명에 따른 반도체소자의 편탄화형성 공정도이다.

본 발명에 따른 반도체 소자의 평탄화 형성방법은, 먼저 제2a도에 도시된 바와 같이, 기판표면에 단차를 갖는 제1 층간 절연막(12)이 형성된 반도체기판(11)을 준비한다.

이어서 상기 제1 층간 절연막(12)의 노출된 표면위에 절연물질(예를들면 BPSG 또는 BSG 물질 등)을 증착하여 제2 층간절연막(ILD : Inter Layer Dielectric)(13) 형성한다.

이 때 상기 제2층간 절연막(13) 형성시에 상기 제층간절연막(12)의 높은 지역과, 상기 제1층간 절연막(12)의 낮은 지역에 형성된 상기 제2 층간절연막(13)부분은 단차(△Y)를 갖는다.

한편 상기 제1층간 절연막(12)의 높은지역에 형성된 상기 제2 층간절연막(13)과, 상기 제1층간절연막(12)의 낮은지역에 형성된 상기 제2층간절연막(13) 부분은 에 있어서, 표면이 낮은 지역은 주변부를 이루고 표면이 높은 지역은 셀부를 이룬다.

그 다음 제2b도에 도시된 바와 같이, 상기 제2 층간절연막(13)위에 유동성이 좋은 (flowable)절연물질(예를 들면 BPSG 물질)을 증착하여 제3층간 절연막(14)을 형성하고, 상기 제3 층간 절연막(14)위에 감광막(15)을 도포한다.

이어서, 제2c도에 도시된 바와 같이, 노광 및 현상공정에 의해 상기 감광막(15)을 상기 제1층간 절연막(12)의 낮은지역 상부에만 남도록 선택적으로 제거하여 일부분(15a)만 남도록 한다.

그다음 제2d도에 도시된 바와 같이, 상기 제거되고 남은 감광막(15a)을 마스크로 사진석판술(photo lithography) 및 사진식각 공정에 의해 상기 제3 층간 절연막(14)을 선택적으로 제거하여 일부분(14a)만 남도록 한다.

이어서 제2e도에 도시된 바와 같이, 상기 제3 층간 절연막(14a)을 제외한 상기 감광막(15a)을 제거한다.

그 다음 제2f도에 도시된 바와 같이, 상기 제3 층간 절연막(14a)을 상기 제2 층간 절연막(14b) 높이만큼만 남도록 에치백하여 평탄화 공정을 완료한다.

이 때, 셀부와 셀주변부의 단차, 즉 단차(△Y)가 거의 존재하지 않게 된다.

상기에서와 같이 본 발명에 따른 반도체소자의 평탄화 형성방법에 있어서는 다음과 같은 효과가 있다.

본 발명에 따른 반도체소자의 평탄화 형성방법에 있어서는 셀부와 주변부와의 단차를 제1 층간 절연막상에 제2 및 제3 층간 절연막을 형성한 상태에서 상기 제3 층간절연막을 선택적으로 제거하여 단차를 효과적으로 줄일 수 있도록 하므로서 셀부와 셀주변부와의 단차를 효과적으로 감소시킬 수 있다.

따라서 본 발명에 따른 반도체소자의 평탄화 형성방법은 고집적소자의 평탄화 공정시에 적합하다고 볼 수 있다.

Claims (2)

1. 반도체 기판의 표면에 높은 지역과 낮은 지역과의 단차를 없애기 위한 반도체 소자의 평탄화 형성방법에 있어서, 기판 표면에 높은 지역과 낮은 지역을 갖는 제1 층간 절연막이 형성된 반도체 기판을 준비하는 단계 ; 상기 제1 층간절연막의 노출된 표면위에 제2 층간 절연막과, 상기 제2 층간 절연막위에 유동성이 좋은 제3 층간 절연막을 각각 형성하는 단계 ; 상기 제3 층간 절연막을 상기 제1 층간 절연막의 낮은 지역 부분위에만 남도록 선택적으로 제거하는 단계 ; 상기 선택적으로 제거되고 남은 상기 제3 층간 절연막 부분을 상기 제2 층간 절연막의 높이 만큼만 남도록 선택적으로 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 평탄화 형성방법
2. 제1 항에 있어서, 상기 절연물질은 BPSG, BSG, PSB 중 1종을 포함하는 것을 특징으로 하는 반도체소자의 평탄화 형성방법