KR100256808B1 - 반도체소자의 미세패턴 형성방법 - Google Patents
반도체소자의 미세패턴 형성방법 Download PDFInfo
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Abstract
본 발명은 반도체소자의 미세패턴 형성방법에 관한 것으로, 반도체 집적회로를 고집적화하기 위하여 미세패턴을 형성할 때 예정된 도전층 상부에 폴리이미드를 형성하고, 이 폴리이미드를 리소그래피 기술로 일정부분 식각하여 홈을 형성하는 공정과, 이 홈의 측벽에 스페이서를 형성한 후, 노출된 폴리이미드를 식각하여 리소그래피 기술로 형성할 수 있는 최소선폭 이하의 크기로 홈을 생성하는 공정과, 이 홈에 평탄화용 절연막을 마스크로 하여 노출된 도전층을 식각함으로써 미세한 도전층 패턴을 형성하는 기술이다.
Description
제1도 내지 제6도는 본 발명의 실시예에 의해 반도체소자의 미세패턴 형성공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 소자분리막
3 : 게이트산화막 4 : 게이트전극 및 연결선용 도전층
5 : 폴리이미드 6 : 다결정실리콘
7 : 감광막패턴 8 : 다결정실리콘 스페이서
9 : SOG 20,30 : 홈
본 발명은 반도체소자의 미세패턴 형성방법에 관한 것으로, 반도체 집적회로에 필요한 트랜지스터 소자를 여러개 형성하기 위하여 소자분리막을 형성하고, 게이트전극패턴을 형성해 전극과 전극을 분리시켜 패턴을 형성할 때, 폴리이미드와 마스크 및 다결정실리콘 스페이서를 이용하여 미세패턴을 형성하는 기술이다.
반도체소자의 고집적화 되면서 소자와 소자, 전도층과 전도층과의 간격을 줄어들고 상대적으로 단차는 증가하게 되었다. 그래서, 소자의 집적도가 높아질수록 미세패턴의 형성이 어렵게 되는 문제점이 있다.
따라서, 본 발명은 종래기술에 의한 미세패턴 형성기술의 한계를 극복하기 위한 반도체소자의 미세패턴 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 이루기위한 본 발명은, 실리콘기판의 상부에 소자분리막을 형성하는 공정과, 실리콘기판과 소자분리막 상부에 절연막 및 도전층을 도포하고 그상부에 폴리이미드를 도포하고 경화시키는 공정과, 상기 폴리이미드 상부에 다결정실리콘을 증착한 다음, 최소패턴 크기를 갖는 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 일정두께를 식각하여 폴리이미드에 길게 연장된 다수의 홈을 형성하는 공정과, 상기 감광막패턴을 제거한 다음, 상기 홈 측벽에 스페이서를 형성하는 공정과, 상기 홈 저부에 노출된 폴리이미드를 식각하여 도전층이 노출된 홈을 형성하는 공정과, 평탄화용 절연막을 평탄하게 도포하고 경화하는 공정과, 상기 평탄화용 절연막을 다결정실리콘 스페이서의 저부면까지 전면식각하여 절연막패턴을 형성하는 공정과, 상기 다결정실리콘과 다결정실리콘 스페이서의 저부면까지 전면식각하여 절연막패턴를 형성하는 공정과, 상기 다결정실리콘과 다결정실리콘 스페이스를 제거하고 노출된 폴리이미드를 제거하는 공정과, 상기 절연막패턴을 마스크로 이용하여 상기 도전층의 노출된 부분을 식각하여 미세한 도전층 패턴을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로하여 본 발명인 반도체소자의 미세패턴 형성방법을 상세히 설명하기로 한다.
제1도는 실리콘기판(1)의 상부에 로코스 (LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함) 방법으로 소자분리막(2)을 형성한 후, 게이트산화막(3)과 게이트 전극 및 연결선용 도전층(4)을 증착하고, 일정두께의 폴리이미드(5)를 도포하고 경화시킨 것을 도시한 단면도이다. 상기 게이트전극 및 연결선용 도전층(4)은 다결정실리콘이나 실리사이드 또는 금속성물질을 사용할 수 있으며, 폴리이미드(5)는 감광막으로 대체할 수 있다.
제2도는 제1도의 공정후에 다결정실리콘(6)을 증착한 다음, 감광막을 도포하고, 노광 및 현상공정으로 리소그래피 기술에 의해 제조되는 최소한의 크기로 감광막패턴(7)을 형성하고, 상기 감광막패턴(7)을 마스크로 하여 다결정실리콘(6)과 그 하부의 폴리이미드(5)의 일정두깨를 식각하여 종방향으로 연장된 홈(20)을 형성한 것을 도시한 단면도이다.
제3도는 감광막(7)을 제거하고 전체구조상부에 다결정실리콘은 증착하고 이방성식각으로 다결정실리콘을 식각하여 홈(20)측벽에 다결정실리콘 스페이서(8)를 형성한 것을 도시한 단면도이다.
제4도는 상기 노출된 폴리이미드를 식각하여 종방향으로 연장되어 도전층(4)이 노출된 홈(30)을 형성하고, SOG 절연막(9)이 상기 다결정실리콘(6)을 덮어 평탄하게 도포한 후, 경화시킨 것을 도시한 단면도이다.
상기 다결정실리콘 스페이서(8)의 두께를 조절함으로써 게이트전극 및 연결선용 도전층(4)의 크기를 조절할 수 있으며, SOG 절연막(9) 대신에 CVD 산화막을 절연막으로 사용할 수 있다.
제5도는 상기 다결정실리콘 스페이서(8)의 저부면까지만 SOG 절연막(9)을 전면식각하여 SOG 절연막(19)을 형성하고 다결정실리콘(6)과 다결정실리콘 스페이서(8)를 습식방법으로 제거하고, 계속하여 남아있는 폴리이미드(5)를 완전히 식각한 것을 도시한 단면도이다.
제6도는 상기 SOG 절연막(19)을 마스크로 이용하여 노출된 도전층(4)을 식각하여 도전층패턴(14)을 형성한 단면도로서, 도전층패턴(14)의 폭은 리소그래피 기술로 형성할 수 있는 최소패턴보다 더 작은 패턴을 형성된다.
상기한 바와같이, 본 발명은 리소그래피 기술로 형성할 수 있는 미세패턴보다 더 작은 패턴을 형성할 수 있다. 또한, 공정장비를 이용할 때보다 비교적 쉽게 미세패턴을 형성할 수 있고, 더불어 단락이나 넛칭 (notching)도 방지할 수 있어, 후속공정이 용이하고 트랜지스터 소자나 연결선등의 특성악화를 방지해 신뢰성 높은 제품의 생산이 가능해진다.
Claims (5)
- 반도체소자의 미세패턴 형성방법에 있어서, 실리콘기판의 상부에 소자분리막을 형성하는 공정과, 실리콘기판과 소자분리막 상부에 절연막 및 도전층을 도포하고 그상부에 폴리이미드를 도포하고 경화시키는 공정과, 상기 폴리이미드 상부에 다결정실리콘을 증착한 다음, 최소패턴 크기를 갖는 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 일정두께를 식각하여 폴리이미드에 길게 연장된 다수의 홈을 형성하는 공정과, 상기 감광막패턴을 제거한 다음, 상기 홈 측벽에 스페이서를 형성하는 공정과, 상기 홈 저부에 노출된 폴리이미드를 식각하여 도전층이 노출된 홈을 형성하는 공정과, 평탄화용 절연막을 평탄하게 도포하고 경화하는 공정과, 상기 평탄화용 절연막을 다결정실리콘 스페이서의 저부면까지 전면식각하여 절연막패턴을 형성하는 공정과, 상기 다결정실리콘과 다결정실리콘 스페이서의 저부면까지 전면식각하여 절연막패턴를 형성하는 공정과, 상기 다결정실리콘과 다결정실리콘 스페이스를 제거하고 노출된 폴리이미드를 제거하는 공정과, 상기 절연막패턴을 마스크로 이용하여 상기 도전층의 노출된 부분을 식각하여 미세한 도전층 패턴을 형성하는 공정을 포함하는 반도체소자의 미세패턴 형성방법.
- 제1항에 있어서, 상기 도전층은 다결정실리콘, 폴리사이드 또는 금속성 물질로 형성되는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
- 제1항에 있어서, 상기 폴리이미드 대신에 감광막을 사용하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
- 제1항에 있어서, 상기 다결정실리콘 스페이서의 크기를 조절함으로써, 도전층 패턴의 선폭크기를 조절하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
- 제1항에 있어서, 상기 평탄화용 절연막은 SOG 막 또는 불순물이 도프된 산화막으로 형성하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
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