KR100351892B1 - 다층 배선의 형성 방법 - Google Patents

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Abstract

본 발명은 다층 배선의 형성 방법에 관한 것으로, 게이트 전극 및 소오스/드레인이 구비된 반도체 소자에 있어서, 상기 소오스/드레인 영역의 표면의 일정 영역이 노출되도록 콘택 홀을 갖는 제 1 절연막을 형성하는 공정, 상기 콘택 홀을 포함한 전면에 제 1 배선 물질을 증착하는 공정, 상기 제 1 배선 물질을 선택적으로 패터닝하여 인터커넥션을 형성하는 공정, 상기 인터커넥션을 제외한 제 1 배선 물질의 일정 영역을 선택적으로 패터닝하여 제 1 배선을 형성하는 공정, 상기 인터커넥션을 포함한 전면에 제 2 절연막을 증착하는 공정, 상기 제 2 절연막을 평탄화하여 상기 인터커넥션의 표면을 노출시키는 공정, 상기 노출된 인터커넥션 및 제 2 절연막상에 제 2 배선물질을 증착하고 상기 제 2 배선물질을 선택적으로 패터닝하여 제 2 배선을 형성하는 공정을 포함하여 이루어진다.

Description

다층 배선의 형성 방법{FORMING METHOD FOR MULTILAYER INTERCONNECTION}
본 발명은 반도체 소자에 관한 것으로, 배선과 오버랩 마진(overlap margin)이 적은 인터커넥션(interconnection)을 형성하는데 적당한 다층 배선의 형성 방법에 관한 것이다.
이하 종래기술의 다층 배선의 형성 방법에 대해 첨부 도면을 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래기술의 다층 배선의 형성 방법을 나타낸 도면이다.
즉, 도 1a 는 게이트 전극(2) 및 드레인(또는 소오스) 영역(3)이 형성된 반도체 기판(1)의 일측을 도시하고 있다.
도 1a 에 도시된 바와 같이, 상기 게이트 전극(2)을 포함한 전면에 제 1 절연막(4)을 증착하고, 상기 제 1 절연막(4)상에 감광막을 도포하고 노광 및 현상으로 선택적으로 패터닝한다.
이어 상기 패터닝된 감광막을 마스크로 이용한 상기 제 1 절연막(4) 식각으로 상기 드레인 영역(3)의 소정 표면이 노출되도록 하여 콘택홀(4a)을 형성한다.
여기서 상기 콘택홀(4a)은 상기 소오스/드레인 영역(3)과 후공정에서 형성되는 제 1 배선(5)이 도통되도록 연결하는 부분이다.
이어 상기 패터닝된 감광막을 제거한 다음, 상기 콘택홀(4a)을 포함한 전면에 제 1 배선 물질을 증착하고, 상기 제 1 배선 물질상에 감광막을 도포하고 노광 및 현상 공정으로 패터닝한다.
이어 패터닝된 감광막을 마스크로 이용한 제 1 배선 물질을 선택적으로 패터닝하여 제 1 배선(5)을 형성한다.
이어 상기 패터닝된 감광막을 제거한 후, 상기 제 1 배선(5)을 포함한 전면에 제 2 절연막(6)을 증착하고, 상기 제 2 절연막(6)상에 감광막을 도포하고 노광 및 현상으로 선택적으로 패터닝한다.
이어 상기 패터닝된 감광막을 마스크로 이용하여 제 2 절연막(6)을 선택적으로 패터닝하여 인터커넥션 홀(6a)을 형성한다.
이어 상기 패터닝된 감광막을 제거한 다음, 상기 인터커넥션 홀(6a)을 포함한 전면에 제 2 배선물질을 증착하고, 상기 제 2 배선물질을 선택적으로 패터닝하여 제 2 배선(7)을 형성한다.
상기와 같은 종래기술의 다층 배선의 형성 방법은 제 1, 2 배선(5,7)을 연결하는 인터커넥션 홀(6a)을 제 1 배선(5)상에 형성하도록 상기 인터커넥션 홀(6a)의 제 1, 2 배선(5,7)에 대한 오버랩 마진을 고려해야 한다.
그러나 상기와 같은 종래기술의 다층 배선의 형성 방법은 인터커넥션되는 홀과 상, 하층 배선은 오버랩 마진(overlap margin)을 고려해야하기 때문에 레이아웃시 넓은 영역의 인터커넥션 부분이 할당되는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 특히 상,하층 배선과 인터커넥션 홀의 오버랩 마진을 감소시키는데 적당한 다층 배선의 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d 는 종래 기술에 따른 다층 배선의 형성 방법을 나타낸 도면
도 2a 내지 도 2f 는 본 발명의 실시예에 따른 다층 배선의 형성 방법을 나타낸 도면
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 전극
23 : 소오스/드레인 영역 24 : 제 1 절연막
25 : 제 1 배선 물질 26 : 마스크층
27 : 인터커넥션 28 : 제 1 배선
29 : 제 2 절연막 30 : 제 2 배선
상기의 목적을 달성하기 위한 본 발명에 따른 다층 배선의 형성 방법은 게이트 전극 및 소오스/드레인이 구비된 반도체 소자에 있어서, 상기 소오스/드레인 영역의 일정 표면이 노출되도록 콘택 홀을 갖는 제 1 절연막을 형성하는 공정, 상기 콘택 홀을 포함한 전면에 일정 두께로 제 1 배선 물질을 증착하는 공정, 상기 제 1배선 물질을 선택적으로 패터닝하여 인터커넥션을 형성하는 공정, 상기 인터커넥션을 제외한 제 1 배선 물질의 일정 영역을 선택적으로 패터닝하여 제 1 배선을 형성하는 공정, 상기 인터커넥션을 포함한 전면에 제 2 절연막을 증착하는 공정, 상기 제 2 절연막을 평탄화하여 상기 인터커넥션의 표면을 노출시키는 공정, 상기 노출된 인터커넥션 및 제 2 절연막상에 제 2 배선물질을 증착하고 상기 제 2 배선물질을 선택적으로 패터닝하여 제 2 배선을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하 본 발명의 실시예에 따른 다층 배선의 형성 방법은 다음과 같다.
도 2a 내지 도 2f 는 본 발명의 실시예에 따른 다층 배선의 형성 방법을 나타낸 도면이다.
즉 본 발명의 실시예에 따른 다층 배선의 형성 방법은 게이트 전극(22) 및 소오스/드레인(23)이 구비된 반도체 기판(21)에 있어서, 상기 소오스/드레인 영역 (23)의 표면이 일정 영역 노출되도록 콘택 홀(24a)을 갖는 제 1 절연막(24)을 형성하는 공정, 상기 콘택 홀(24a)을 포함한 전면에 일정 두께를 갖는 제 1 배선 물질 (25)을 증착하는 공정, 상기 제 1 배선 물질(25)을 선택적으로 패터닝하여 인터커넥션(27)을 형성하는 공정, 상기 인터커넥션(27)을 제외한 제 1 배선 물질(25)의 일정 영역을 선택적으로 패터닝하여 제 1 배선(28)을 형성하는 공정, 상기 인터커넥션(27)을 포함한 전면에 제 2 절연막(29)을 증착하는 공정, 상기 제 2 절연막(29)을 평탄화하여 상기 인터커넥션(29)의 표면을 노출시키는 공정, 상기 노출된 인터커넥션(29) 및 제 2 절연막(29)상에 제 2 배선물질을 증착하고 상기 제 2배선물질을 선택적으로 패터닝하여 제 2 배선(30)을 형성하는 공정을 포함한다.
도 2a에 도시된 바와 같이, 게이트전극(22) 및 소오스/드레인 영역(23)이 형성된 반도체 기판(21)에 있어서, 상기 게이트 전극(22)을 포함한 전면에 제 1 절연막(24)을 증착한다.
이어 CMP(Chemical Mechanical Polishing : CMP) 공정을 이용하여 상기 제 1 절연막(24)을 평탄화한다.
또는 상기 제 1 절연막(24)상에 평탄화용 절연막을 증착할 수 있다.
이어 상기 제 1 절연막(24)상에 감광막을 도포하고 노광 및 현상 공정으로 패터닝한 후, 상기 패터닝된 감광막을 마스크를 이용하여 상기 제 1 절연막(24)을 선택적으로 식각한다.
이 때 상기 소오스/드레인 영역(23)의 일정 표면이 노출되는 콘택 홀(24a), 즉, 상기 소오스/드레인 영역(23)과 후공정시 형성되는 제 1 배선을 연결하는 콘택 홀(24a)이 형성된다.
이어 상기 패터닝된 감광막을 제거한 다음, 상기 콘택 홀(24a)을 매립하고 또한 상층 배선과의 연결을 위한 인터커넥션이 형성되는 영역을 포함하는 높이로 제 1 배선 물질(25)을 증착한다.
이어 상기 제 1 배선 물질(25)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 마스크층(26)을 형성한다.
여기서 상기 마스크층(26)은 인터커넥션(27)을 정의하도록 패터닝된다.
이어 상기 마스크층(26)을 마스크로 하여 상기 제 1 배선 물질(26)을 소정 깊이 식각하여 인터커넥션(27)을 형성한다. 이 때의 식각 정도는 인터커넥션(27)의 두께만큼 이루어진다.
이어 상기 인터커넥션(27)이 형성되고 소정 깊이 식각되어 남아있는 제 1 배선 물질(25)의 소정 영역을 선택적으로 식각하여 제 1 배선(28)을 형성한다.
본 발명의 다층배선 형성방법은 상층 배선과 연결되기 위해 인터커넥션 홀(interconnection hole)을 형성하지 않고 인터커넥션(27)을 형성하므로, 종래와 같이, 제 1 배선(28)과 상층 배선을 연결하기 위한 인터커넥션 홀과의 오버랩 마진을 고려하지 않아도 된다.
이어 상기 인터커넥션(27) 및 제 1 배선(28)을 포함한 전면에 제 2 절연막 (29)을 형성하고, 화학적 기계 연마(CMP) 공정을 이용하여 상기 인터커넥션(27)의 표면이 드러나도록 연마한다.
이어 상기 인터커넥션(27)의 표면이 노출된 제 2 절연막(29)상에 제 2 배선 물질을 증착한다.
이어 상기 제 2 배선 물질상에 감광막을 도포하고 노광 및 현상 공정으로 패터닝한 후, 상기 패터닝된 감광막을 마스크로 하여 상기 제 2 배선 물질을 선택적으로 식각하여 제 2 배선(30)을 형성한다.
상기와 같은 본 발명의 다층 배선의 형성 방법은 상,하층 배선을 서로 연결하기 위한 인터커넥션 홀을 형성하지 않고 인터커넥션을 고려한 배선 물질을 형성하므로, 상, 하측 배선 사이의 인터커넥션 홀의 오버랩 마진이 필요 없고 레이아웃시 좁은 영역에서 많은 인터커넥션을 형성할 수 있는 효과가 있다.

Claims (4)

  1. 게이트 전극 및 소오스/드레인이 구비된 반도체 소자에 있어서,
    상기 소오스/드레인 영역의 일정 표면이 노출되도록 콘택 홀을 갖는 제 1 절연막을 형성하는 공정,
    상기 콘택 홀을 포함한 전면에 일정 두께를 갖는 제 1 배선 물질을 증착하는 공정,
    상기 제 1 배선 물질을 소정깊이 선택적으로 패터닝하여 인터커넥션을 형성하는 공정,
    상기 인터커넥션을 제외한 제 1 배선 물질의 일정 영역을 선택적으로 패터닝하여 제 1 배선을 형성하는 공정,
    상기 인터커넥션을 포함한 전면에 제 2 절연막을 증착하는 공정,
    상기 제 2 절연막을 평탄화하여 상기 인터커넥션의 표면을 노출시키는 공정,
    상기 노출된 인터커넥션 및 제 2 절연막상에 제 2 배선물질을 증착하고 상기 제 2 배선물질을 선택적으로 패터닝하여 제 2 배선을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 다층 배선의 형성 방법.
  2. 제 1 항에 있어서,
    상기 인터커넥션은 상기 제 1 배선과 동일 물질인 것을 특징으로 하는 다층 배선의 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 배선물질은 상기 인터커넥션과 제 1 배선을 포함하는 높이로 증착함을 특징으로 하는 다층 배선의 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 절연막은 CMP 공정을 이용하여 평탄화되는 것을 특징으로 하는 다층 배선의 형성 방법.
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JPH06334048A (ja) * 1993-05-19 1994-12-02 Miyazaki Oki Electric Co Ltd 半導体素子の多層配線形成方法

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