JP3408746B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、多層配線をデュアルダマシン法で形
成する方法に関するものである。
方法に関し、特に、多層配線をデュアルダマシン法で形
成する方法に関するものである。
【０００２】
【従来の技術】近年、半導体素子に多層配線を形成する
場合、配線を積層することにより、上層になるほど段差
が増加し、配線の加工が困難になってくることから、デ
ュアルダマシン法が用いられることが多くなってきた。
ダマシン法とは、金属配線を形成するために、まず、絶
縁膜に溝を掘って、全面に金属を埋め込み、次にＣＭＰ
法などで、全面研磨をすることをいう。この際、金属配
線の下側に、さらに下層の金属配線と半導体領域とのコ
ンタクトを取るための穴を形成しておくことを含めたも
のをデュアルダマシン法という。
場合、配線を積層することにより、上層になるほど段差
が増加し、配線の加工が困難になってくることから、デ
ュアルダマシン法が用いられることが多くなってきた。
ダマシン法とは、金属配線を形成するために、まず、絶
縁膜に溝を掘って、全面に金属を埋め込み、次にＣＭＰ
法などで、全面研磨をすることをいう。この際、金属配
線の下側に、さらに下層の金属配線と半導体領域とのコ
ンタクトを取るための穴を形成しておくことを含めたも
のをデュアルダマシン法という。
【０００３】デュアルダマシン法は、下層配線との接続
孔と配線用溝とを形成した後、配線材料を堆積、ＣＭＰ
法により配線部分以外の配線材料を除去する、などの工
程により形成される。
孔と配線用溝とを形成した後、配線材料を堆積、ＣＭＰ
法により配線部分以外の配線材料を除去する、などの工
程により形成される。
【０００４】例えば、特開平９−１１５８６６号公報に
開示の方法が用いられている。
開示の方法が用いられている。
【０００５】即ち、まず、半導体基板２１上に形成され
たゲート電極などの下層配線２２上に、プラズマＣＶＤ
法などによりＳｉＯ2などの層間絶縁膜２３を所望の膜
厚に堆積し、更に図４（ａ）に示すように、ＣＭＰ法に
より、層間絶縁膜２３が平坦化され、かつ、層間絶縁膜
２３が所望の膜厚になるまで研磨する。
たゲート電極などの下層配線２２上に、プラズマＣＶＤ
法などによりＳｉＯ2などの層間絶縁膜２３を所望の膜
厚に堆積し、更に図４（ａ）に示すように、ＣＭＰ法に
より、層間絶縁膜２３が平坦化され、かつ、層間絶縁膜
２３が所望の膜厚になるまで研磨する。
【０００６】次に、図４（ｂ）に示すように、フォトリ
ソグラフィ技術により、所望パターンを形成し、そのレ
ジストパターン２４ａをマスクにして、フッ素系ガスを
用いたＲＩＥにて上層配線の所望膜厚に相当する深さま
で層間絶縁膜２３をエッチングする。
ソグラフィ技術により、所望パターンを形成し、そのレ
ジストパターン２４ａをマスクにして、フッ素系ガスを
用いたＲＩＥにて上層配線の所望膜厚に相当する深さま
で層間絶縁膜２３をエッチングする。
【０００７】次に、レジスト２４ａを除去した後、新た
にレジスト２４ｂを塗布して、図４（ｃ）に示すように
下層配線２２と上層配線用の接続孔２６をフォトリソグ
ラフィ技術とＲＩＥ技術により層間絶縁膜２３を下層配
線２２が露出するまでエッチングすることにより形成す
る。その後、レジストを剥離する。これにより、図４
（ｄ）のように、埋め込み配線に必要な接続孔２６及び
配線溝２５が形成される。
にレジスト２４ｂを塗布して、図４（ｃ）に示すように
下層配線２２と上層配線用の接続孔２６をフォトリソグ
ラフィ技術とＲＩＥ技術により層間絶縁膜２３を下層配
線２２が露出するまでエッチングすることにより形成す
る。その後、レジストを剥離する。これにより、図４
（ｄ）のように、埋め込み配線に必要な接続孔２６及び
配線溝２５が形成される。
【０００８】次に、図４（ｅ）に示すように、ＣＶＤ法
やスパッタ法により、ＴｉやＴｉＮなどのバリアメタル
膜２７を堆積した後、Ａｌ、Ｃｕなどの配線材料２８を
ＣＶＤ法やスパッタ法により積層する。
やスパッタ法により、ＴｉやＴｉＮなどのバリアメタル
膜２７を堆積した後、Ａｌ、Ｃｕなどの配線材料２８を
ＣＶＤ法やスパッタ法により積層する。
【０００９】次に、ＣＭＰ法により、接続孔２６及び配
線溝２７形成箇所以外の部分の配線材料膜２８とバリア
メタル膜２７を層間絶縁膜２３が露出するまで、かつ、
層間絶縁膜２３と配線溝２５に埋め込まれた配線材料２
８との段差がないように研磨する。これにより、図４
（ｆ）のように、接続孔２６及び配線溝２５に、下層配
線２２と接続された上層配線２８が形成される。
線溝２７形成箇所以外の部分の配線材料膜２８とバリア
メタル膜２７を層間絶縁膜２３が露出するまで、かつ、
層間絶縁膜２３と配線溝２５に埋め込まれた配線材料２
８との段差がないように研磨する。これにより、図４
（ｆ）のように、接続孔２６及び配線溝２５に、下層配
線２２と接続された上層配線２８が形成される。
【００１０】上述の図４の工程では、２回のフォトリソ
グラフィ工程及びエッチング工程を行っている。
グラフィ工程及びエッチング工程を行っている。
【００１１】
【発明が解決しようとする課題】上述のように、デュア
ルダマシン法を用いて埋め込み配線を形成するには、層
間絶縁膜に接続孔及び配線溝を精度良く形成する必要が
ある。
ルダマシン法を用いて埋め込み配線を形成するには、層
間絶縁膜に接続孔及び配線溝を精度良く形成する必要が
ある。
【００１２】このような接続孔及び配線溝を形成するに
は、（１）配線溝を形成した後、接続孔を形成する、
（２）接続孔を形成した後、配線溝を形成する、（３）
配線溝の深さを差し引いた分の層間絶縁膜を堆積した
後、例えばＳｉＮ膜などの層間絶縁膜の加工において、
選択性のある膜を積層し、更に、この選択性のある膜を
接続孔のパターンに加工した後、配線溝深さ相当の層間
絶縁膜を堆積し、配線溝パターンのマスクにて配線溝及
び接続孔を同時に加工する等の方法がある。
は、（１）配線溝を形成した後、接続孔を形成する、
（２）接続孔を形成した後、配線溝を形成する、（３）
配線溝の深さを差し引いた分の層間絶縁膜を堆積した
後、例えばＳｉＮ膜などの層間絶縁膜の加工において、
選択性のある膜を積層し、更に、この選択性のある膜を
接続孔のパターンに加工した後、配線溝深さ相当の層間
絶縁膜を堆積し、配線溝パターンのマスクにて配線溝及
び接続孔を同時に加工する等の方法がある。
【００１３】しかしながら、（１）の方法では、配線溝
の形成は容易であるが、次の接続孔のレジストパターン
を配線溝の底に形成する時、アスペクト比の大きいレジ
ストパターンが必要になり、高度なリソグラフィ技術が
必要となる。詳しくは、段差のない場合、径が０．４μ
ｍのレジストパターンの形成には、１．０μｍのフォー
カスマージンが得られるが、この場合、フォーカスマー
ジンは０．２μｍと大幅に低下する。
の形成は容易であるが、次の接続孔のレジストパターン
を配線溝の底に形成する時、アスペクト比の大きいレジ
ストパターンが必要になり、高度なリソグラフィ技術が
必要となる。詳しくは、段差のない場合、径が０．４μ
ｍのレジストパターンの形成には、１．０μｍのフォー
カスマージンが得られるが、この場合、フォーカスマー
ジンは０．２μｍと大幅に低下する。
【００１４】また、（２）の方法においては、レジスト
パターン形成は容易であるが、接続孔加工後の配線溝加
工時に既に接続孔の底部に下層接続配線溝が露出してい
ることから、下層配線の侵食量がある程度以下に限られ
ている場合、この膜に対して高い選択性の加工技術を要
する。詳しくは、下地電極に、例えばＴｉＳｉｘを用い
ている場合、ＳｉＯ2膜などの絶縁膜とＴｉＳｉｘとの
エッチングの選択比は、１回のエッチングのみで行われ
る場合は、２０程度で良いが、２回露出してしまう場合
は、これの倍程度の選択比が必要となってくる。
パターン形成は容易であるが、接続孔加工後の配線溝加
工時に既に接続孔の底部に下層接続配線溝が露出してい
ることから、下層配線の侵食量がある程度以下に限られ
ている場合、この膜に対して高い選択性の加工技術を要
する。詳しくは、下地電極に、例えばＴｉＳｉｘを用い
ている場合、ＳｉＯ2膜などの絶縁膜とＴｉＳｉｘとの
エッチングの選択比は、１回のエッチングのみで行われ
る場合は、２０程度で良いが、２回露出してしまう場合
は、これの倍程度の選択比が必要となってくる。
【００１５】更に、（３）の方法においては、工程が複
雑で、且つ、工程数が多くなるため高コストになる等の
問題もある。
雑で、且つ、工程数が多くなるため高コストになる等の
問題もある。
【００１６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、少なくとも２つの配線が層間絶縁膜に形成さ
れたコンタクトホールを介して形成され、且つ、上方に
形成された配線が上記層間絶縁膜に埋設されている半導
体装置の製造方法において、第１の配線を形成した後、
層間絶縁膜を形成し、該層間絶縁膜上に感光性シリコン
含有レジストを塗布する工程と、上記コンタクトホール
形成領域は露光せず、第２の配線形成領域内で且つ該コ
ンタクトホール形成領域以外の第１の露光領域及び第２
の配線形成領域以外の第２の露光領域を、第１の露光領
域の方が露光量が少なくなるように露光する工程と、上
記露光されたレジストをシリル化し、シリル化されてい
ない上記コンタクトホール形成領域のレジストを除去す
る工程と、上記シリル化したレジストをマスクに上記層
間絶縁膜を、該層間絶縁膜の膜厚と上記第２の配線の膜
厚との差よりも深く、且つ、上記第２の配線形成領域上
のシリル化されたレジストがすべて除去されるまでエッ
チングする工程と、上記シリル化されていない第２の配
線形成領域のレジストを除去する工程と、上記シリル化
したレジストをマスクに上記層間絶縁膜を上記第２の配
線の膜厚だけエッチングすることにより、上記コンタク
トホール及び上記第２の配線用溝を形成する工程と、全
面に配線材料を堆積し、層間絶縁膜が露出するまで上記
配線材料を研磨により除去することにより、上記コンタ
クトホール及び第２の配線用溝に上記配線材料を埋め込
む工程を有することを特徴とする。
造方法は、少なくとも２つの配線が層間絶縁膜に形成さ
れたコンタクトホールを介して形成され、且つ、上方に
形成された配線が上記層間絶縁膜に埋設されている半導
体装置の製造方法において、第１の配線を形成した後、
層間絶縁膜を形成し、該層間絶縁膜上に感光性シリコン
含有レジストを塗布する工程と、上記コンタクトホール
形成領域は露光せず、第２の配線形成領域内で且つ該コ
ンタクトホール形成領域以外の第１の露光領域及び第２
の配線形成領域以外の第２の露光領域を、第１の露光領
域の方が露光量が少なくなるように露光する工程と、上
記露光されたレジストをシリル化し、シリル化されてい
ない上記コンタクトホール形成領域のレジストを除去す
る工程と、上記シリル化したレジストをマスクに上記層
間絶縁膜を、該層間絶縁膜の膜厚と上記第２の配線の膜
厚との差よりも深く、且つ、上記第２の配線形成領域上
のシリル化されたレジストがすべて除去されるまでエッ
チングする工程と、上記シリル化されていない第２の配
線形成領域のレジストを除去する工程と、上記シリル化
したレジストをマスクに上記層間絶縁膜を上記第２の配
線の膜厚だけエッチングすることにより、上記コンタク
トホール及び上記第２の配線用溝を形成する工程と、全
面に配線材料を堆積し、層間絶縁膜が露出するまで上記
配線材料を研磨により除去することにより、上記コンタ
クトホール及び第２の配線用溝に上記配線材料を埋め込
む工程を有することを特徴とする。
【００１７】また、上記方法において、コンタクトホー
ル形成領域は露光せず、第２の配線形成領域内で且つ該
コンタクトホール形成領域以外の第１の露光領域及び第
２の配線形成領域以外の第２の露光領域を、第１の露光
領域の方が露光量が少なくなるように露光する工程が、
上記コンタクトホール形成領域のみを覆うマスクを用い
て、第１の露光を行う工程と、第２の配線形成領域のみ
を覆うマスクを用いて、第２の露光を行うこと工程と、
からなることを特徴とする。
ル形成領域は露光せず、第２の配線形成領域内で且つ該
コンタクトホール形成領域以外の第１の露光領域及び第
２の配線形成領域以外の第２の露光領域を、第１の露光
領域の方が露光量が少なくなるように露光する工程が、
上記コンタクトホール形成領域のみを覆うマスクを用い
て、第１の露光を行う工程と、第２の配線形成領域のみ
を覆うマスクを用いて、第２の露光を行うこと工程と、
からなることを特徴とする。
【００１８】さらに、上記方法において、コンタクトホ
ール形成領域は露光せず、第２の配線形成領域内で且つ
該コンタクトホール形成領域以外の第１の露光領域及び
第２の配線形成領域以外の第２の露光領域を、第１の露
光領域の方が露光量が少なくなるように露光する工程
が、上記第１の露光領域の透過率が上記第２の露光領域
の透過率より高く、上記コンタクトホール形成領域が遮
光されている、一のマスクを用いて露光する工程からな
ることを特徴とする。
ール形成領域は露光せず、第２の配線形成領域内で且つ
該コンタクトホール形成領域以外の第１の露光領域及び
第２の配線形成領域以外の第２の露光領域を、第１の露
光領域の方が露光量が少なくなるように露光する工程
が、上記第１の露光領域の透過率が上記第２の露光領域
の透過率より高く、上記コンタクトホール形成領域が遮
光されている、一のマスクを用いて露光する工程からな
ることを特徴とする。
【００１９】
【発明の実施の形態】以下、一実施の形態に基づいて、
本発明について詳細に説明する。
本発明について詳細に説明する。
【００２０】図１は本発明の一実施の形態の半導体装置
の製造工程図であり、図２は図１の前半部分の説明に供
する図であり、図３は図１の後半部分の説明に供する図
である。
の製造工程図であり、図２は図１の前半部分の説明に供
する図であり、図３は図１の後半部分の説明に供する図
である。
【００２１】まず、下層電極となるゲート電極２などか
ら成る半導体素子が形成された半導体基板１の上に、プ
ラズマＳｉＯ2膜などからなる層間絶縁膜３を２．０μ
ｍ堆積する。さらに、ＣＭＰ法を用いて、図１（ａ）の
ように層間絶縁膜３をゲート電極２からの厚さが０．８
μｍとなるまで研磨し、層間絶縁膜３を平坦化する。
ら成る半導体素子が形成された半導体基板１の上に、プ
ラズマＳｉＯ2膜などからなる層間絶縁膜３を２．０μ
ｍ堆積する。さらに、ＣＭＰ法を用いて、図１（ａ）の
ように層間絶縁膜３をゲート電極２からの厚さが０．８
μｍとなるまで研磨し、層間絶縁膜３を平坦化する。
【００２２】次に、接続孔及び配線溝の加工用マスクを
シリル化法により形成する。本実施の形態では、ネガ型
レジストを用いたシリル化法を説明する。まず、ネフト
キノンジアジドとノボラック樹脂から構成されるネガ型
レジスト４を絶縁膜上に１．０μｍの厚さに塗布する。
続いて、レジスト４上に接続孔形成領域以外の領域と配
線溝形成領域以外の領域とに強度が異なる露光を施す。
シリル化法により形成する。本実施の形態では、ネガ型
レジストを用いたシリル化法を説明する。まず、ネフト
キノンジアジドとノボラック樹脂から構成されるネガ型
レジスト４を絶縁膜上に１．０μｍの厚さに塗布する。
続いて、レジスト４上に接続孔形成領域以外の領域と配
線溝形成領域以外の領域とに強度が異なる露光を施す。
【００２３】これにより、図１（ｂ）のように、レジス
ト４上に、露光されていない接続孔形成領域５と、比較
的露光強度が低い接続孔以外の配線溝形成領域６と、比
較的露光強度が高い、接続孔形成領域５及び配線溝形成
領域６以外の領域７の三つの領域が形成される。なお、
この露光強度を変化させる方法について、後述する。
ト４上に、露光されていない接続孔形成領域５と、比較
的露光強度が低い接続孔以外の配線溝形成領域６と、比
較的露光強度が高い、接続孔形成領域５及び配線溝形成
領域６以外の領域７の三つの領域が形成される。なお、
この露光強度を変化させる方法について、後述する。
【００２４】次に、レジスト４表面に、１８０℃で、Ｈ
ＭＤＳ（ヘキサメチルジシラザン）を供給する。これに
より、ノボラック樹脂のフェノール性水酸基にシリル基
が置換、すなわちシリル化される。一方、未露光部では
シリル化は進行しないことから、レジストには、図１
（ｃ）のように露光強度に伴ったシリル化層８が形成さ
れる。
ＭＤＳ（ヘキサメチルジシラザン）を供給する。これに
より、ノボラック樹脂のフェノール性水酸基にシリル基
が置換、すなわちシリル化される。一方、未露光部では
シリル化は進行しないことから、レジストには、図１
（ｃ）のように露光強度に伴ったシリル化層８が形成さ
れる。
【００２５】次に、ＲＩＥ法により、酸素ガスを用いた
レジストの除去、ＣＨＦ3とＣＦ4とＡｒとの混合ガスに
より、層間絶縁膜３のエッチング及びレジスト表面のシ
リル化層８除去を繰り返す。これにより、図１（ｄ）の
ように、デュアルダマシン用の接続孔１０及び配線溝９
が層間絶縁膜３に形成される。なお、このエッチングを
繰り返す方法は後述する。
レジストの除去、ＣＨＦ3とＣＦ4とＡｒとの混合ガスに
より、層間絶縁膜３のエッチング及びレジスト表面のシ
リル化層８除去を繰り返す。これにより、図１（ｄ）の
ように、デュアルダマシン用の接続孔１０及び配線溝９
が層間絶縁膜３に形成される。なお、このエッチングを
繰り返す方法は後述する。
【００２６】次に、接続孔１０及び配線溝９を含む層絶
縁膜３表面に自然酸化膜除去工程を施した後、ＴｉＮや
Ｔｉからなるバリアメタル１１をＣＶＤ法を用いて形成
し、さらに、図１（ｅ）に示すように、例えば、Ｃｕな
どの配線材料１２を連続堆積する。この後に、配線の埋
め込み性を向上させるため、２００〜４００℃、３０〜
６０分間程度の熱処理などを加える場合もある。
縁膜３表面に自然酸化膜除去工程を施した後、ＴｉＮや
Ｔｉからなるバリアメタル１１をＣＶＤ法を用いて形成
し、さらに、図１（ｅ）に示すように、例えば、Ｃｕな
どの配線材料１２を連続堆積する。この後に、配線の埋
め込み性を向上させるため、２００〜４００℃、３０〜
６０分間程度の熱処理などを加える場合もある。
【００２７】次に、ＣＭＰにより接続孔１０と配線溝９
のみにバリアメタル１１と配線材料１２を残して、層間
絶縁膜３上のバリアメタル１１と配線材料１２とを除去
する。これにより、デュアルダマシン法による埋め込み
配線１２ａが図１（ｆ）に示すように形成される。２層
配線以上の多層配線の記載においても、上記工程を繰り
返しにより、精度よく形成できる。
のみにバリアメタル１１と配線材料１２を残して、層間
絶縁膜３上のバリアメタル１１と配線材料１２とを除去
する。これにより、デュアルダマシン法による埋め込み
配線１２ａが図１（ｆ）に示すように形成される。２層
配線以上の多層配線の記載においても、上記工程を繰り
返しにより、精度よく形成できる。
【００２８】次に、図２を用いて、レジスト表面に強度
変化つける露光方法について、２回露光法を本実施の形
態として説明する。尚、ここではレジスト材料や露光機
などは全て光源がｉ線として説明するが、本発明は光源
等に限定されるものではない。
変化つける露光方法について、２回露光法を本実施の形
態として説明する。尚、ここではレジスト材料や露光機
などは全て光源がｉ線として説明するが、本発明は光源
等に限定されるものではない。
【００２９】まず、図２（ａ）に示すように、層間絶縁
膜３上に塗布された１．０μｍ厚のネガ型レジスト４
に、接続孔形成領域を遮光するマスク１３を用いて露光
する。この露光量は初めの条件に対して１／４〜１／２
程度に、比較的低く設定する。詳しくは、レジスト表面
の感光領域が、この後のシリル化工程が完了した時点
で、シリル化層８が膜厚０．１５μｍ程度になるよう
に、例えば、露光時間を８ｍｓｅｃに設定すればよい。
膜３上に塗布された１．０μｍ厚のネガ型レジスト４
に、接続孔形成領域を遮光するマスク１３を用いて露光
する。この露光量は初めの条件に対して１／４〜１／２
程度に、比較的低く設定する。詳しくは、レジスト表面
の感光領域が、この後のシリル化工程が完了した時点
で、シリル化層８が膜厚０．１５μｍ程度になるよう
に、例えば、露光時間を８ｍｓｅｃに設定すればよい。
【００３０】続いて、 図２（ｂ）に示すように、配線
溝以外を透過するマスク１５を用いて露光する。この露
光量は接続孔以外の露光と比べ高く、しかも、後述する
絶縁膜にＲＩＥによって接続孔１０を加工するときに、
シリル化層がなくならないように設定する。詳しくは、
シリル化工程が完了した時点で、シリル化層８が膜厚
０．６μｍ程度になるように、例えば、露光時間を４２
０ｍｓｅｃに設定すればよい。このとき、接続孔形成領
域は、配線溝形成領域内あるため露光されない。
溝以外を透過するマスク１５を用いて露光する。この露
光量は接続孔以外の露光と比べ高く、しかも、後述する
絶縁膜にＲＩＥによって接続孔１０を加工するときに、
シリル化層がなくならないように設定する。詳しくは、
シリル化工程が完了した時点で、シリル化層８が膜厚
０．６μｍ程度になるように、例えば、露光時間を４２
０ｍｓｅｃに設定すればよい。このとき、接続孔形成領
域は、配線溝形成領域内あるため露光されない。
【００３１】これにより、露光されていない接続孔形成
領域５と、比較的露光強度が低い接続孔以外の配線溝形
成領域６と、比較的露光強度が高い、接続孔形成領域５
及び配線溝形成領域６以外の領域７が形成される。な
お、この方法は、本発明の実施の形態の１つであり、ほ
かには、露光用マスクにおいて透過光量を調整できるハ
ーフトーンマスク技術を利用することにより、一度の露
光で、レジスト表面に所望の強度分布を形成する方法な
ども有効である。
領域５と、比較的露光強度が低い接続孔以外の配線溝形
成領域６と、比較的露光強度が高い、接続孔形成領域５
及び配線溝形成領域６以外の領域７が形成される。な
お、この方法は、本発明の実施の形態の１つであり、ほ
かには、露光用マスクにおいて透過光量を調整できるハ
ーフトーンマスク技術を利用することにより、一度の露
光で、レジスト表面に所望の強度分布を形成する方法な
ども有効である。
【００３２】次に、図３を用いて、層間絶縁膜３に接続
孔１０及び配線溝９をＲＩＥによって加工する方法を説
明する。尚、ＲＩＥ装置としてマグネトロン型ＲＩＥを
用いた実施の形態にて説明するが、本発明はこれに限定
されるものではない。
孔１０及び配線溝９をＲＩＥによって加工する方法を説
明する。尚、ＲＩＥ装置としてマグネトロン型ＲＩＥを
用いた実施の形態にて説明するが、本発明はこれに限定
されるものではない。
【００３３】まず、図３（ａ）に示す、シリル化レジス
トパターンをマスクにシリル化されていない接続孔形成
領域のレジスト４を、Ｏ2を１０ｓｃｃｍ、ＣＯ2を１０
ｓｃｃｍ、圧力を２０ｍＴｏｒｒ、磁場強度４０Ｇａｕ
ｓｓ、ＲＦパワーを３００Ｗとして、除去する。
トパターンをマスクにシリル化されていない接続孔形成
領域のレジスト４を、Ｏ2を１０ｓｃｃｍ、ＣＯ2を１０
ｓｃｃｍ、圧力を２０ｍＴｏｒｒ、磁場強度４０Ｇａｕ
ｓｓ、ＲＦパワーを３００Ｗとして、除去する。
【００３４】次に、図３（ｃ）に示すように、接続孔形
成領域の層間絶縁膜３をＣＨＦ3を５０ｓｃｃｍ、ＣＦ4
を２０ｓｃｃｍ、Ａｒを１００ｓｃｃｍ、圧力を２００
ｍＴｏｒｒ、磁場強度を８０Ｇａｕｓｓ、ＲＦパワーを
７００Ｗとして、層間絶縁膜３を膜厚０．８μｍから所
定の配線溝深さ（０．４μｍ）を差し引いた量以上をエ
ッチングする。
成領域の層間絶縁膜３をＣＨＦ3を５０ｓｃｃｍ、ＣＦ4
を２０ｓｃｃｍ、Ａｒを１００ｓｃｃｍ、圧力を２００
ｍＴｏｒｒ、磁場強度を８０Ｇａｕｓｓ、ＲＦパワーを
７００Ｗとして、層間絶縁膜３を膜厚０．８μｍから所
定の配線溝深さ（０．４μｍ）を差し引いた量以上をエ
ッチングする。
【００３５】このときのエッチング量の上限は、配線溝
形成領域以外の部分のシリル化層８がなくなるまでで、
エッチングでのシリル化層８と層間絶縁膜３との選択比
が１の場合、エッチング深さは０．６μｍになる。この
とき、接続孔以外の配線溝部のレジスト表面の０．１５
μｍ厚のシリル化層８は除去され、下のレジスト４の表
面が露出する。
形成領域以外の部分のシリル化層８がなくなるまでで、
エッチングでのシリル化層８と層間絶縁膜３との選択比
が１の場合、エッチング深さは０．６μｍになる。この
とき、接続孔以外の配線溝部のレジスト表面の０．１５
μｍ厚のシリル化層８は除去され、下のレジスト４の表
面が露出する。
【００３６】次に、図３（ｄ）に示すように、表面が露
出されたレジスト４を上述のレジスト除去条件で除去
し、さらに、図３（ｅ）のように、上述の層間絶縁膜３
のエッチング条件にて配線溝９を０．４μｍの深さまで
エッチングする。このとき、同時に接続孔１０形成のた
めのエッチングは進行し、過剰なエッチングを行わず、
接続孔１０及び配線溝９が同時に加工できる。その後、
図１に示すように、バリアメタルの形成、配線材料の埋
め込み等を行い、埋め込み配線１２ａを形成する。
出されたレジスト４を上述のレジスト除去条件で除去
し、さらに、図３（ｅ）のように、上述の層間絶縁膜３
のエッチング条件にて配線溝９を０．４μｍの深さまで
エッチングする。このとき、同時に接続孔１０形成のた
めのエッチングは進行し、過剰なエッチングを行わず、
接続孔１０及び配線溝９が同時に加工できる。その後、
図１に示すように、バリアメタルの形成、配線材料の埋
め込み等を行い、埋め込み配線１２ａを形成する。
【００３７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、Ａｌ、Ｃｕなどの配線をデュアルダマシン法に
より形成するためのコンタクトホール及び配線溝の形成
を従来のリソグラフィ技術、ＲＩＥ技術により容易に精
度良く形成でき、工程数すなわち生産コストも低減する
ことができる。
よれば、Ａｌ、Ｃｕなどの配線をデュアルダマシン法に
より形成するためのコンタクトホール及び配線溝の形成
を従来のリソグラフィ技術、ＲＩＥ技術により容易に精
度良く形成でき、工程数すなわち生産コストも低減する
ことができる。
【００３８】また、マスクパターンで透過率を変化させ
ることで、露光回数を１回に低減することができ、さら
なる精度向上、工程数削減も可能となる。
ることで、露光回数を１回に低減することができ、さら
なる精度向上、工程数削減も可能となる。
【図１】本発明の一実施の形態の半導体装置の製造工程
図である。
図である。
【図２】図１の前半工程の説明に供する図である。
【図３】図１の後半工程の説明に供する図である。
【図４】従来のデュアルダマシン工程の説明に供する図
である。
である。
１ 半導体基板
２ ゲート電極
３ 絶縁膜
４ レジスト
５ 露光されていない接続孔形成領域
６ 比較的露光強度が低い、接続孔以外の配線溝形成領
域 ７ 比較的露光強度が高い、接続孔形成領域及び配線溝
形成領域以外の領域 ８ シリル化層 ９ 配線溝 １０ 接続孔 １１ バリアメタル １２ 配線材料 １２ 埋め込み配線１２ａ
域 ７ 比較的露光強度が高い、接続孔形成領域及び配線溝
形成領域以外の領域 ８ シリル化層 ９ 配線溝 １０ 接続孔 １１ バリアメタル １２ 配線材料 １２ 埋め込み配線１２ａ
Claims (3)
- 【請求項１】 少なくとも２つの配線が層間絶縁膜に形
成されたコンタクトホールを介して形成され、且つ、上
方に形成された配線が上記層間絶縁膜に埋設されている
半導体装置の製造方法において、 第１の配線を形成した後、層間絶縁膜を形成し、該層間
絶縁膜上に感光性シリコン含有レジストを塗布する工程
と、 上記コンタクトホール形成領域は露光せず、第２の配線
形成領域内で且つ該コンタクトホール形成領域以外の第
１の露光領域及び第２の配線形成領域以外の第２の露光
領域を、第１の露光領域の方が露光量が少なくなるよう
に露光する工程と、 上記露光されたレジストをシリル化し、シリル化されて
いない上記コンタクトホール形成領域のレジストを除去
する工程と、 上記シリル化したレジストをマスクに上記層間絶縁膜
を、該層間絶縁膜の膜厚と上記第２の配線の膜厚との差
よりも深く、且つ、上記第２の配線形成領域上のシリル
化されたレジストがすべて除去されるまでエッチングす
る工程と、 上記シリル化されていない第２の配線形成領域のレジス
トを除去する工程と、 上記シリル化したレジストをマスクに上記層間絶縁膜を
上記第２の配線の膜厚だけエッチングすることにより、
上記コンタクトホール及び上記第２の配線用溝を形成す
る工程と、 全面に配線材料を堆積し、層間絶縁膜が露出するまで上
記配線材料を研磨により除去することにより、上記コン
タクトホール及び第２の配線用溝に上記配線材料を埋め
込む工程を有することを特徴とする、半導体装置の製造
方法。 - 【請求項２】 上記コンタクトホール形成領域は露光せ
ず、第２の配線形成領域内で且つ該コンタクトホール形
成領域以外の第１の露光領域及び第２の配線形成領域以
外の第２の露光領域を、第１の露光領域の方が露光量が
少なくなるように露光する工程が、上記コンタクトホー
ル形成領域のみを覆うマスクを用いて、第１の露光を行
う工程と、第２の配線形成領域のみを覆うマスクを用い
て、第２の露光を行うこと工程と、からなることを特徴
とする、請求項１に記載の半導体装置の製造方法。 - 【請求項３】 上記コンタクトホール形成領域は露光せ
ず、第２の配線形成領域内で且つ該コンタクトホール形
成領域以外の第１の露光領域及び第２の配線形成領域以
外の第２の露光領域を、第１の露光領域の方が露光量が
少なくなるように露光する工程が、上記第１の露光領域
の透過率が上記第２の露光領域の透過率より高く、上記
コンタクトホール形成領域が遮光されている、一のマス
クを用いて露光する工程からなることを特徴とする、請
求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17823598A JP3408746B2 (ja) | 1998-06-25 | 1998-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17823598A JP3408746B2 (ja) | 1998-06-25 | 1998-06-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000012538A JP2000012538A (ja) | 2000-01-14 |
| JP3408746B2 true JP3408746B2 (ja) | 2003-05-19 |
Family
ID=16044966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17823598A Expired - Fee Related JP3408746B2 (ja) | 1998-06-25 | 1998-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3408746B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW584917B (en) | 2000-01-06 | 2004-04-21 | Matsushita Electric Ind Co Ltd | Method of forming interconnect |
| JP2002198441A (ja) | 2000-11-16 | 2002-07-12 | Hynix Semiconductor Inc | 半導体素子のデュアル金属ゲート形成方法 |
| KR100349364B1 (ko) | 2000-11-16 | 2002-08-21 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 제조방법 |
| KR100353539B1 (ko) | 2000-11-24 | 2002-09-27 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 제조방법 |
| KR100393968B1 (ko) * | 2000-12-29 | 2003-08-06 | 주식회사 하이닉스반도체 | 반도체 소자의 이중 다마신 형성방법 |
| KR100390536B1 (ko) * | 2001-06-20 | 2003-07-07 | 주식회사 오픈솔루션 | 근거리 무선 제어 시스템 |
-
1998
- 1998-06-25 JP JP17823598A patent/JP3408746B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000012538A (ja) | 2000-01-14 |
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