JP3408746B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3408746B2 JP3408746B2 JP17823598A JP17823598A JP3408746B2 JP 3408746 B2 JP3408746 B2 JP 3408746B2 JP 17823598 A JP17823598 A JP 17823598A JP 17823598 A JP17823598 A JP 17823598A JP 3408746 B2 JP3408746 B2 JP 3408746B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- exposure
- region
- insulating film
- formation region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、多層配線をデュアルダマシン法で形
成する方法に関するものである。
方法に関し、特に、多層配線をデュアルダマシン法で形
成する方法に関するものである。
【0002】
【従来の技術】近年、半導体素子に多層配線を形成する
場合、配線を積層することにより、上層になるほど段差
が増加し、配線の加工が困難になってくることから、デ
ュアルダマシン法が用いられることが多くなってきた。
ダマシン法とは、金属配線を形成するために、まず、絶
縁膜に溝を掘って、全面に金属を埋め込み、次にCMP
法などで、全面研磨をすることをいう。この際、金属配
線の下側に、さらに下層の金属配線と半導体領域とのコ
ンタクトを取るための穴を形成しておくことを含めたも
のをデュアルダマシン法という。
場合、配線を積層することにより、上層になるほど段差
が増加し、配線の加工が困難になってくることから、デ
ュアルダマシン法が用いられることが多くなってきた。
ダマシン法とは、金属配線を形成するために、まず、絶
縁膜に溝を掘って、全面に金属を埋め込み、次にCMP
法などで、全面研磨をすることをいう。この際、金属配
線の下側に、さらに下層の金属配線と半導体領域とのコ
ンタクトを取るための穴を形成しておくことを含めたも
のをデュアルダマシン法という。
【0003】デュアルダマシン法は、下層配線との接続
孔と配線用溝とを形成した後、配線材料を堆積、CMP
法により配線部分以外の配線材料を除去する、などの工
程により形成される。
孔と配線用溝とを形成した後、配線材料を堆積、CMP
法により配線部分以外の配線材料を除去する、などの工
程により形成される。
【0004】例えば、特開平9−115866号公報に
開示の方法が用いられている。
開示の方法が用いられている。
【0005】即ち、まず、半導体基板21上に形成され
たゲート電極などの下層配線22上に、プラズマCVD
法などによりSiO2などの層間絶縁膜23を所望の膜
厚に堆積し、更に図4(a)に示すように、CMP法に
より、層間絶縁膜23が平坦化され、かつ、層間絶縁膜
23が所望の膜厚になるまで研磨する。
たゲート電極などの下層配線22上に、プラズマCVD
法などによりSiO2などの層間絶縁膜23を所望の膜
厚に堆積し、更に図4(a)に示すように、CMP法に
より、層間絶縁膜23が平坦化され、かつ、層間絶縁膜
23が所望の膜厚になるまで研磨する。
【0006】次に、図4(b)に示すように、フォトリ
ソグラフィ技術により、所望パターンを形成し、そのレ
ジストパターン24aをマスクにして、フッ素系ガスを
用いたRIEにて上層配線の所望膜厚に相当する深さま
で層間絶縁膜23をエッチングする。
ソグラフィ技術により、所望パターンを形成し、そのレ
ジストパターン24aをマスクにして、フッ素系ガスを
用いたRIEにて上層配線の所望膜厚に相当する深さま
で層間絶縁膜23をエッチングする。
【0007】次に、レジスト24aを除去した後、新た
にレジスト24bを塗布して、図4(c)に示すように
下層配線22と上層配線用の接続孔26をフォトリソグ
ラフィ技術とRIE技術により層間絶縁膜23を下層配
線22が露出するまでエッチングすることにより形成す
る。その後、レジストを剥離する。これにより、図4
(d)のように、埋め込み配線に必要な接続孔26及び
配線溝25が形成される。
にレジスト24bを塗布して、図4(c)に示すように
下層配線22と上層配線用の接続孔26をフォトリソグ
ラフィ技術とRIE技術により層間絶縁膜23を下層配
線22が露出するまでエッチングすることにより形成す
る。その後、レジストを剥離する。これにより、図4
(d)のように、埋め込み配線に必要な接続孔26及び
配線溝25が形成される。
【0008】次に、図4(e)に示すように、CVD法
やスパッタ法により、TiやTiNなどのバリアメタル
膜27を堆積した後、Al、Cuなどの配線材料28を
CVD法やスパッタ法により積層する。
やスパッタ法により、TiやTiNなどのバリアメタル
膜27を堆積した後、Al、Cuなどの配線材料28を
CVD法やスパッタ法により積層する。
【0009】次に、CMP法により、接続孔26及び配
線溝27形成箇所以外の部分の配線材料膜28とバリア
メタル膜27を層間絶縁膜23が露出するまで、かつ、
層間絶縁膜23と配線溝25に埋め込まれた配線材料2
8との段差がないように研磨する。これにより、図4
(f)のように、接続孔26及び配線溝25に、下層配
線22と接続された上層配線28が形成される。
線溝27形成箇所以外の部分の配線材料膜28とバリア
メタル膜27を層間絶縁膜23が露出するまで、かつ、
層間絶縁膜23と配線溝25に埋め込まれた配線材料2
8との段差がないように研磨する。これにより、図4
(f)のように、接続孔26及び配線溝25に、下層配
線22と接続された上層配線28が形成される。
【0010】上述の図4の工程では、2回のフォトリソ
グラフィ工程及びエッチング工程を行っている。
グラフィ工程及びエッチング工程を行っている。
【0011】
【発明が解決しようとする課題】上述のように、デュア
ルダマシン法を用いて埋め込み配線を形成するには、層
間絶縁膜に接続孔及び配線溝を精度良く形成する必要が
ある。
ルダマシン法を用いて埋め込み配線を形成するには、層
間絶縁膜に接続孔及び配線溝を精度良く形成する必要が
ある。
【0012】このような接続孔及び配線溝を形成するに
は、(1)配線溝を形成した後、接続孔を形成する、
(2)接続孔を形成した後、配線溝を形成する、(3)
配線溝の深さを差し引いた分の層間絶縁膜を堆積した
後、例えばSiN膜などの層間絶縁膜の加工において、
選択性のある膜を積層し、更に、この選択性のある膜を
接続孔のパターンに加工した後、配線溝深さ相当の層間
絶縁膜を堆積し、配線溝パターンのマスクにて配線溝及
び接続孔を同時に加工する等の方法がある。
は、(1)配線溝を形成した後、接続孔を形成する、
(2)接続孔を形成した後、配線溝を形成する、(3)
配線溝の深さを差し引いた分の層間絶縁膜を堆積した
後、例えばSiN膜などの層間絶縁膜の加工において、
選択性のある膜を積層し、更に、この選択性のある膜を
接続孔のパターンに加工した後、配線溝深さ相当の層間
絶縁膜を堆積し、配線溝パターンのマスクにて配線溝及
び接続孔を同時に加工する等の方法がある。
【0013】しかしながら、(1)の方法では、配線溝
の形成は容易であるが、次の接続孔のレジストパターン
を配線溝の底に形成する時、アスペクト比の大きいレジ
ストパターンが必要になり、高度なリソグラフィ技術が
必要となる。詳しくは、段差のない場合、径が0.4μ
mのレジストパターンの形成には、1.0μmのフォー
カスマージンが得られるが、この場合、フォーカスマー
ジンは0.2μmと大幅に低下する。
の形成は容易であるが、次の接続孔のレジストパターン
を配線溝の底に形成する時、アスペクト比の大きいレジ
ストパターンが必要になり、高度なリソグラフィ技術が
必要となる。詳しくは、段差のない場合、径が0.4μ
mのレジストパターンの形成には、1.0μmのフォー
カスマージンが得られるが、この場合、フォーカスマー
ジンは0.2μmと大幅に低下する。
【0014】また、(2)の方法においては、レジスト
パターン形成は容易であるが、接続孔加工後の配線溝加
工時に既に接続孔の底部に下層接続配線溝が露出してい
ることから、下層配線の侵食量がある程度以下に限られ
ている場合、この膜に対して高い選択性の加工技術を要
する。詳しくは、下地電極に、例えばTiSixを用い
ている場合、SiO2膜などの絶縁膜とTiSixとの
エッチングの選択比は、1回のエッチングのみで行われ
る場合は、20程度で良いが、2回露出してしまう場合
は、これの倍程度の選択比が必要となってくる。
パターン形成は容易であるが、接続孔加工後の配線溝加
工時に既に接続孔の底部に下層接続配線溝が露出してい
ることから、下層配線の侵食量がある程度以下に限られ
ている場合、この膜に対して高い選択性の加工技術を要
する。詳しくは、下地電極に、例えばTiSixを用い
ている場合、SiO2膜などの絶縁膜とTiSixとの
エッチングの選択比は、1回のエッチングのみで行われ
る場合は、20程度で良いが、2回露出してしまう場合
は、これの倍程度の選択比が必要となってくる。
【0015】更に、(3)の方法においては、工程が複
雑で、且つ、工程数が多くなるため高コストになる等の
問題もある。
雑で、且つ、工程数が多くなるため高コストになる等の
問題もある。
【0016】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、少なくとも2つの配線が層間絶縁膜に形成さ
れたコンタクトホールを介して形成され、且つ、上方に
形成された配線が上記層間絶縁膜に埋設されている半導
体装置の製造方法において、第1の配線を形成した後、
層間絶縁膜を形成し、該層間絶縁膜上に感光性シリコン
含有レジストを塗布する工程と、上記コンタクトホール
形成領域は露光せず、第2の配線形成領域内で且つ該コ
ンタクトホール形成領域以外の第1の露光領域及び第2
の配線形成領域以外の第2の露光領域を、第1の露光領
域の方が露光量が少なくなるように露光する工程と、上
記露光されたレジストをシリル化し、シリル化されてい
ない上記コンタクトホール形成領域のレジストを除去す
る工程と、上記シリル化したレジストをマスクに上記層
間絶縁膜を、該層間絶縁膜の膜厚と上記第2の配線の膜
厚との差よりも深く、且つ、上記第2の配線形成領域上
のシリル化されたレジストがすべて除去されるまでエッ
チングする工程と、上記シリル化されていない第2の配
線形成領域のレジストを除去する工程と、上記シリル化
したレジストをマスクに上記層間絶縁膜を上記第2の配
線の膜厚だけエッチングすることにより、上記コンタク
トホール及び上記第2の配線用溝を形成する工程と、全
面に配線材料を堆積し、層間絶縁膜が露出するまで上記
配線材料を研磨により除去することにより、上記コンタ
クトホール及び第2の配線用溝に上記配線材料を埋め込
む工程を有することを特徴とする。
造方法は、少なくとも2つの配線が層間絶縁膜に形成さ
れたコンタクトホールを介して形成され、且つ、上方に
形成された配線が上記層間絶縁膜に埋設されている半導
体装置の製造方法において、第1の配線を形成した後、
層間絶縁膜を形成し、該層間絶縁膜上に感光性シリコン
含有レジストを塗布する工程と、上記コンタクトホール
形成領域は露光せず、第2の配線形成領域内で且つ該コ
ンタクトホール形成領域以外の第1の露光領域及び第2
の配線形成領域以外の第2の露光領域を、第1の露光領
域の方が露光量が少なくなるように露光する工程と、上
記露光されたレジストをシリル化し、シリル化されてい
ない上記コンタクトホール形成領域のレジストを除去す
る工程と、上記シリル化したレジストをマスクに上記層
間絶縁膜を、該層間絶縁膜の膜厚と上記第2の配線の膜
厚との差よりも深く、且つ、上記第2の配線形成領域上
のシリル化されたレジストがすべて除去されるまでエッ
チングする工程と、上記シリル化されていない第2の配
線形成領域のレジストを除去する工程と、上記シリル化
したレジストをマスクに上記層間絶縁膜を上記第2の配
線の膜厚だけエッチングすることにより、上記コンタク
トホール及び上記第2の配線用溝を形成する工程と、全
面に配線材料を堆積し、層間絶縁膜が露出するまで上記
配線材料を研磨により除去することにより、上記コンタ
クトホール及び第2の配線用溝に上記配線材料を埋め込
む工程を有することを特徴とする。
【0017】また、上記方法において、コンタクトホー
ル形成領域は露光せず、第2の配線形成領域内で且つ該
コンタクトホール形成領域以外の第1の露光領域及び第
2の配線形成領域以外の第2の露光領域を、第1の露光
領域の方が露光量が少なくなるように露光する工程が、
上記コンタクトホール形成領域のみを覆うマスクを用い
て、第1の露光を行う工程と、第2の配線形成領域のみ
を覆うマスクを用いて、第2の露光を行うこと工程と、
からなることを特徴とする。
ル形成領域は露光せず、第2の配線形成領域内で且つ該
コンタクトホール形成領域以外の第1の露光領域及び第
2の配線形成領域以外の第2の露光領域を、第1の露光
領域の方が露光量が少なくなるように露光する工程が、
上記コンタクトホール形成領域のみを覆うマスクを用い
て、第1の露光を行う工程と、第2の配線形成領域のみ
を覆うマスクを用いて、第2の露光を行うこと工程と、
からなることを特徴とする。
【0018】さらに、上記方法において、コンタクトホ
ール形成領域は露光せず、第2の配線形成領域内で且つ
該コンタクトホール形成領域以外の第1の露光領域及び
第2の配線形成領域以外の第2の露光領域を、第1の露
光領域の方が露光量が少なくなるように露光する工程
が、上記第1の露光領域の透過率が上記第2の露光領域
の透過率より高く、上記コンタクトホール形成領域が遮
光されている、一のマスクを用いて露光する工程からな
ることを特徴とする。
ール形成領域は露光せず、第2の配線形成領域内で且つ
該コンタクトホール形成領域以外の第1の露光領域及び
第2の配線形成領域以外の第2の露光領域を、第1の露
光領域の方が露光量が少なくなるように露光する工程
が、上記第1の露光領域の透過率が上記第2の露光領域
の透過率より高く、上記コンタクトホール形成領域が遮
光されている、一のマスクを用いて露光する工程からな
ることを特徴とする。
【0019】
【発明の実施の形態】以下、一実施の形態に基づいて、
本発明について詳細に説明する。
本発明について詳細に説明する。
【0020】図1は本発明の一実施の形態の半導体装置
の製造工程図であり、図2は図1の前半部分の説明に供
する図であり、図3は図1の後半部分の説明に供する図
である。
の製造工程図であり、図2は図1の前半部分の説明に供
する図であり、図3は図1の後半部分の説明に供する図
である。
【0021】まず、下層電極となるゲート電極2などか
ら成る半導体素子が形成された半導体基板1の上に、プ
ラズマSiO2膜などからなる層間絶縁膜3を2.0μ
m堆積する。さらに、CMP法を用いて、図1(a)の
ように層間絶縁膜3をゲート電極2からの厚さが0.8
μmとなるまで研磨し、層間絶縁膜3を平坦化する。
ら成る半導体素子が形成された半導体基板1の上に、プ
ラズマSiO2膜などからなる層間絶縁膜3を2.0μ
m堆積する。さらに、CMP法を用いて、図1(a)の
ように層間絶縁膜3をゲート電極2からの厚さが0.8
μmとなるまで研磨し、層間絶縁膜3を平坦化する。
【0022】次に、接続孔及び配線溝の加工用マスクを
シリル化法により形成する。本実施の形態では、ネガ型
レジストを用いたシリル化法を説明する。まず、ネフト
キノンジアジドとノボラック樹脂から構成されるネガ型
レジスト4を絶縁膜上に1.0μmの厚さに塗布する。
続いて、レジスト4上に接続孔形成領域以外の領域と配
線溝形成領域以外の領域とに強度が異なる露光を施す。
シリル化法により形成する。本実施の形態では、ネガ型
レジストを用いたシリル化法を説明する。まず、ネフト
キノンジアジドとノボラック樹脂から構成されるネガ型
レジスト4を絶縁膜上に1.0μmの厚さに塗布する。
続いて、レジスト4上に接続孔形成領域以外の領域と配
線溝形成領域以外の領域とに強度が異なる露光を施す。
【0023】これにより、図1(b)のように、レジス
ト4上に、露光されていない接続孔形成領域5と、比較
的露光強度が低い接続孔以外の配線溝形成領域6と、比
較的露光強度が高い、接続孔形成領域5及び配線溝形成
領域6以外の領域7の三つの領域が形成される。なお、
この露光強度を変化させる方法について、後述する。
ト4上に、露光されていない接続孔形成領域5と、比較
的露光強度が低い接続孔以外の配線溝形成領域6と、比
較的露光強度が高い、接続孔形成領域5及び配線溝形成
領域6以外の領域7の三つの領域が形成される。なお、
この露光強度を変化させる方法について、後述する。
【0024】次に、レジスト4表面に、180℃で、H
MDS(ヘキサメチルジシラザン)を供給する。これに
より、ノボラック樹脂のフェノール性水酸基にシリル基
が置換、すなわちシリル化される。一方、未露光部では
シリル化は進行しないことから、レジストには、図1
(c)のように露光強度に伴ったシリル化層8が形成さ
れる。
MDS(ヘキサメチルジシラザン)を供給する。これに
より、ノボラック樹脂のフェノール性水酸基にシリル基
が置換、すなわちシリル化される。一方、未露光部では
シリル化は進行しないことから、レジストには、図1
(c)のように露光強度に伴ったシリル化層8が形成さ
れる。
【0025】次に、RIE法により、酸素ガスを用いた
レジストの除去、CHF3とCF4とArとの混合ガスに
より、層間絶縁膜3のエッチング及びレジスト表面のシ
リル化層8除去を繰り返す。これにより、図1(d)の
ように、デュアルダマシン用の接続孔10及び配線溝9
が層間絶縁膜3に形成される。なお、このエッチングを
繰り返す方法は後述する。
レジストの除去、CHF3とCF4とArとの混合ガスに
より、層間絶縁膜3のエッチング及びレジスト表面のシ
リル化層8除去を繰り返す。これにより、図1(d)の
ように、デュアルダマシン用の接続孔10及び配線溝9
が層間絶縁膜3に形成される。なお、このエッチングを
繰り返す方法は後述する。
【0026】次に、接続孔10及び配線溝9を含む層絶
縁膜3表面に自然酸化膜除去工程を施した後、TiNや
Tiからなるバリアメタル11をCVD法を用いて形成
し、さらに、図1(e)に示すように、例えば、Cuな
どの配線材料12を連続堆積する。この後に、配線の埋
め込み性を向上させるため、200〜400℃、30〜
60分間程度の熱処理などを加える場合もある。
縁膜3表面に自然酸化膜除去工程を施した後、TiNや
Tiからなるバリアメタル11をCVD法を用いて形成
し、さらに、図1(e)に示すように、例えば、Cuな
どの配線材料12を連続堆積する。この後に、配線の埋
め込み性を向上させるため、200〜400℃、30〜
60分間程度の熱処理などを加える場合もある。
【0027】次に、CMPにより接続孔10と配線溝9
のみにバリアメタル11と配線材料12を残して、層間
絶縁膜3上のバリアメタル11と配線材料12とを除去
する。これにより、デュアルダマシン法による埋め込み
配線12aが図1(f)に示すように形成される。2層
配線以上の多層配線の記載においても、上記工程を繰り
返しにより、精度よく形成できる。
のみにバリアメタル11と配線材料12を残して、層間
絶縁膜3上のバリアメタル11と配線材料12とを除去
する。これにより、デュアルダマシン法による埋め込み
配線12aが図1(f)に示すように形成される。2層
配線以上の多層配線の記載においても、上記工程を繰り
返しにより、精度よく形成できる。
【0028】次に、図2を用いて、レジスト表面に強度
変化つける露光方法について、2回露光法を本実施の形
態として説明する。尚、ここではレジスト材料や露光機
などは全て光源がi線として説明するが、本発明は光源
等に限定されるものではない。
変化つける露光方法について、2回露光法を本実施の形
態として説明する。尚、ここではレジスト材料や露光機
などは全て光源がi線として説明するが、本発明は光源
等に限定されるものではない。
【0029】まず、図2(a)に示すように、層間絶縁
膜3上に塗布された1.0μm厚のネガ型レジスト4
に、接続孔形成領域を遮光するマスク13を用いて露光
する。この露光量は初めの条件に対して1/4〜1/2
程度に、比較的低く設定する。詳しくは、レジスト表面
の感光領域が、この後のシリル化工程が完了した時点
で、シリル化層8が膜厚0.15μm程度になるよう
に、例えば、露光時間を8msecに設定すればよい。
膜3上に塗布された1.0μm厚のネガ型レジスト4
に、接続孔形成領域を遮光するマスク13を用いて露光
する。この露光量は初めの条件に対して1/4〜1/2
程度に、比較的低く設定する。詳しくは、レジスト表面
の感光領域が、この後のシリル化工程が完了した時点
で、シリル化層8が膜厚0.15μm程度になるよう
に、例えば、露光時間を8msecに設定すればよい。
【0030】続いて、 図2(b)に示すように、配線
溝以外を透過するマスク15を用いて露光する。この露
光量は接続孔以外の露光と比べ高く、しかも、後述する
絶縁膜にRIEによって接続孔10を加工するときに、
シリル化層がなくならないように設定する。詳しくは、
シリル化工程が完了した時点で、シリル化層8が膜厚
0.6μm程度になるように、例えば、露光時間を42
0msecに設定すればよい。このとき、接続孔形成領
域は、配線溝形成領域内あるため露光されない。
溝以外を透過するマスク15を用いて露光する。この露
光量は接続孔以外の露光と比べ高く、しかも、後述する
絶縁膜にRIEによって接続孔10を加工するときに、
シリル化層がなくならないように設定する。詳しくは、
シリル化工程が完了した時点で、シリル化層8が膜厚
0.6μm程度になるように、例えば、露光時間を42
0msecに設定すればよい。このとき、接続孔形成領
域は、配線溝形成領域内あるため露光されない。
【0031】これにより、露光されていない接続孔形成
領域5と、比較的露光強度が低い接続孔以外の配線溝形
成領域6と、比較的露光強度が高い、接続孔形成領域5
及び配線溝形成領域6以外の領域7が形成される。な
お、この方法は、本発明の実施の形態の1つであり、ほ
かには、露光用マスクにおいて透過光量を調整できるハ
ーフトーンマスク技術を利用することにより、一度の露
光で、レジスト表面に所望の強度分布を形成する方法な
ども有効である。
領域5と、比較的露光強度が低い接続孔以外の配線溝形
成領域6と、比較的露光強度が高い、接続孔形成領域5
及び配線溝形成領域6以外の領域7が形成される。な
お、この方法は、本発明の実施の形態の1つであり、ほ
かには、露光用マスクにおいて透過光量を調整できるハ
ーフトーンマスク技術を利用することにより、一度の露
光で、レジスト表面に所望の強度分布を形成する方法な
ども有効である。
【0032】次に、図3を用いて、層間絶縁膜3に接続
孔10及び配線溝9をRIEによって加工する方法を説
明する。尚、RIE装置としてマグネトロン型RIEを
用いた実施の形態にて説明するが、本発明はこれに限定
されるものではない。
孔10及び配線溝9をRIEによって加工する方法を説
明する。尚、RIE装置としてマグネトロン型RIEを
用いた実施の形態にて説明するが、本発明はこれに限定
されるものではない。
【0033】まず、図3(a)に示す、シリル化レジス
トパターンをマスクにシリル化されていない接続孔形成
領域のレジスト4を、O2を10sccm、CO2を10
sccm、圧力を20mTorr、磁場強度40Gau
ss、RFパワーを300Wとして、除去する。
トパターンをマスクにシリル化されていない接続孔形成
領域のレジスト4を、O2を10sccm、CO2を10
sccm、圧力を20mTorr、磁場強度40Gau
ss、RFパワーを300Wとして、除去する。
【0034】次に、図3(c)に示すように、接続孔形
成領域の層間絶縁膜3をCHF3を50sccm、CF4
を20sccm、Arを100sccm、圧力を200
mTorr、磁場強度を80Gauss、RFパワーを
700Wとして、層間絶縁膜3を膜厚0.8μmから所
定の配線溝深さ(0.4μm)を差し引いた量以上をエ
ッチングする。
成領域の層間絶縁膜3をCHF3を50sccm、CF4
を20sccm、Arを100sccm、圧力を200
mTorr、磁場強度を80Gauss、RFパワーを
700Wとして、層間絶縁膜3を膜厚0.8μmから所
定の配線溝深さ(0.4μm)を差し引いた量以上をエ
ッチングする。
【0035】このときのエッチング量の上限は、配線溝
形成領域以外の部分のシリル化層8がなくなるまでで、
エッチングでのシリル化層8と層間絶縁膜3との選択比
が1の場合、エッチング深さは0.6μmになる。この
とき、接続孔以外の配線溝部のレジスト表面の0.15
μm厚のシリル化層8は除去され、下のレジスト4の表
面が露出する。
形成領域以外の部分のシリル化層8がなくなるまでで、
エッチングでのシリル化層8と層間絶縁膜3との選択比
が1の場合、エッチング深さは0.6μmになる。この
とき、接続孔以外の配線溝部のレジスト表面の0.15
μm厚のシリル化層8は除去され、下のレジスト4の表
面が露出する。
【0036】次に、図3(d)に示すように、表面が露
出されたレジスト4を上述のレジスト除去条件で除去
し、さらに、図3(e)のように、上述の層間絶縁膜3
のエッチング条件にて配線溝9を0.4μmの深さまで
エッチングする。このとき、同時に接続孔10形成のた
めのエッチングは進行し、過剰なエッチングを行わず、
接続孔10及び配線溝9が同時に加工できる。その後、
図1に示すように、バリアメタルの形成、配線材料の埋
め込み等を行い、埋め込み配線12aを形成する。
出されたレジスト4を上述のレジスト除去条件で除去
し、さらに、図3(e)のように、上述の層間絶縁膜3
のエッチング条件にて配線溝9を0.4μmの深さまで
エッチングする。このとき、同時に接続孔10形成のた
めのエッチングは進行し、過剰なエッチングを行わず、
接続孔10及び配線溝9が同時に加工できる。その後、
図1に示すように、バリアメタルの形成、配線材料の埋
め込み等を行い、埋め込み配線12aを形成する。
【0037】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、Al、Cuなどの配線をデュアルダマシン法に
より形成するためのコンタクトホール及び配線溝の形成
を従来のリソグラフィ技術、RIE技術により容易に精
度良く形成でき、工程数すなわち生産コストも低減する
ことができる。
よれば、Al、Cuなどの配線をデュアルダマシン法に
より形成するためのコンタクトホール及び配線溝の形成
を従来のリソグラフィ技術、RIE技術により容易に精
度良く形成でき、工程数すなわち生産コストも低減する
ことができる。
【0038】また、マスクパターンで透過率を変化させ
ることで、露光回数を1回に低減することができ、さら
なる精度向上、工程数削減も可能となる。
ることで、露光回数を1回に低減することができ、さら
なる精度向上、工程数削減も可能となる。
【図1】本発明の一実施の形態の半導体装置の製造工程
図である。
図である。
【図2】図1の前半工程の説明に供する図である。
【図3】図1の後半工程の説明に供する図である。
【図4】従来のデュアルダマシン工程の説明に供する図
である。
である。
1 半導体基板
2 ゲート電極
3 絶縁膜
4 レジスト
5 露光されていない接続孔形成領域
6 比較的露光強度が低い、接続孔以外の配線溝形成領
域 7 比較的露光強度が高い、接続孔形成領域及び配線溝
形成領域以外の領域 8 シリル化層 9 配線溝 10 接続孔 11 バリアメタル 12 配線材料 12 埋め込み配線12a
域 7 比較的露光強度が高い、接続孔形成領域及び配線溝
形成領域以外の領域 8 シリル化層 9 配線溝 10 接続孔 11 バリアメタル 12 配線材料 12 埋め込み配線12a
Claims (3)
- 【請求項1】 少なくとも2つの配線が層間絶縁膜に形
成されたコンタクトホールを介して形成され、且つ、上
方に形成された配線が上記層間絶縁膜に埋設されている
半導体装置の製造方法において、 第1の配線を形成した後、層間絶縁膜を形成し、該層間
絶縁膜上に感光性シリコン含有レジストを塗布する工程
と、 上記コンタクトホール形成領域は露光せず、第2の配線
形成領域内で且つ該コンタクトホール形成領域以外の第
1の露光領域及び第2の配線形成領域以外の第2の露光
領域を、第1の露光領域の方が露光量が少なくなるよう
に露光する工程と、 上記露光されたレジストをシリル化し、シリル化されて
いない上記コンタクトホール形成領域のレジストを除去
する工程と、 上記シリル化したレジストをマスクに上記層間絶縁膜
を、該層間絶縁膜の膜厚と上記第2の配線の膜厚との差
よりも深く、且つ、上記第2の配線形成領域上のシリル
化されたレジストがすべて除去されるまでエッチングす
る工程と、 上記シリル化されていない第2の配線形成領域のレジス
トを除去する工程と、 上記シリル化したレジストをマスクに上記層間絶縁膜を
上記第2の配線の膜厚だけエッチングすることにより、
上記コンタクトホール及び上記第2の配線用溝を形成す
る工程と、 全面に配線材料を堆積し、層間絶縁膜が露出するまで上
記配線材料を研磨により除去することにより、上記コン
タクトホール及び第2の配線用溝に上記配線材料を埋め
込む工程を有することを特徴とする、半導体装置の製造
方法。 - 【請求項2】 上記コンタクトホール形成領域は露光せ
ず、第2の配線形成領域内で且つ該コンタクトホール形
成領域以外の第1の露光領域及び第2の配線形成領域以
外の第2の露光領域を、第1の露光領域の方が露光量が
少なくなるように露光する工程が、上記コンタクトホー
ル形成領域のみを覆うマスクを用いて、第1の露光を行
う工程と、第2の配線形成領域のみを覆うマスクを用い
て、第2の露光を行うこと工程と、からなることを特徴
とする、請求項1に記載の半導体装置の製造方法。 - 【請求項3】 上記コンタクトホール形成領域は露光せ
ず、第2の配線形成領域内で且つ該コンタクトホール形
成領域以外の第1の露光領域及び第2の配線形成領域以
外の第2の露光領域を、第1の露光領域の方が露光量が
少なくなるように露光する工程が、上記第1の露光領域
の透過率が上記第2の露光領域の透過率より高く、上記
コンタクトホール形成領域が遮光されている、一のマス
クを用いて露光する工程からなることを特徴とする、請
求項1に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17823598A JP3408746B2 (ja) | 1998-06-25 | 1998-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17823598A JP3408746B2 (ja) | 1998-06-25 | 1998-06-25 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000012538A JP2000012538A (ja) | 2000-01-14 |
JP3408746B2 true JP3408746B2 (ja) | 2003-05-19 |
Family
ID=16044966
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17823598A Expired - Fee Related JP3408746B2 (ja) | 1998-06-25 | 1998-06-25 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3408746B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW584917B (en) | 2000-01-06 | 2004-04-21 | Matsushita Electric Ind Co Ltd | Method of forming interconnect |
KR100349364B1 (ko) | 2000-11-16 | 2002-08-21 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 제조방법 |
JP2002198441A (ja) | 2000-11-16 | 2002-07-12 | Hynix Semiconductor Inc | 半導体素子のデュアル金属ゲート形成方法 |
KR100353539B1 (ko) | 2000-11-24 | 2002-09-27 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 제조방법 |
KR100393968B1 (ko) * | 2000-12-29 | 2003-08-06 | 주식회사 하이닉스반도체 | 반도체 소자의 이중 다마신 형성방법 |
KR100390536B1 (ko) * | 2001-06-20 | 2003-07-07 | 주식회사 오픈솔루션 | 근거리 무선 제어 시스템 |
-
1998
- 1998-06-25 JP JP17823598A patent/JP3408746B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000012538A (ja) | 2000-01-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6180512B1 (en) | Single-mask dual damascene processes by using phase-shifting mask | |
JP2845176B2 (ja) | 半導体装置 | |
JPH0779106B2 (ja) | 半導体集積回路の製造方法 | |
JP3408746B2 (ja) | 半導体装置の製造方法 | |
KR100525014B1 (ko) | 반도체 디스크의 정렬용 마크 형성 방법 | |
JP2000012541A (ja) | 半導体装置の製造方法 | |
US5609994A (en) | Method for patterning photoresist film having a stepwise thermal treatment | |
JPH0750694B2 (ja) | 導電層形成方法 | |
KR100363642B1 (ko) | 반도체 소자의 접촉부 형성 방법 | |
KR100460064B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
KR20060136174A (ko) | 미세 패턴 형성 방법 | |
KR20070000204A (ko) | 미세 패턴 형성 방법 | |
KR100364807B1 (ko) | 듀얼 다마신 공정을 이용한 금속 배선 형성 방법 | |
JP4023236B2 (ja) | 金属配線の形成方法 | |
KR0124638B1 (ko) | 반도체장치의 다층배선 형성방법 | |
JPH1174174A (ja) | 半導体装置の製造方法 | |
KR20030066999A (ko) | 반도체 소자의 금속배선 형성방법 | |
JP2000058647A (ja) | 半導体装置の製造方法 | |
KR100349696B1 (ko) | 화학적 팽창 공정을 이용한 반도체 소자의 금속배선 형성을 위한 대머신 구조 형성방법 | |
JPH04359544A (ja) | 平坦型配線層の形成法 | |
KR100723466B1 (ko) | 듀얼다마신 공정용 포토마스크, 그 제조방법 및 그포토마스크를 이용한 듀얼다마신 배선 형성방법 | |
JP2005079441A (ja) | 半導体装置の製造方法 | |
KR20030049571A (ko) | 듀얼-다마신 공정을 이용한 반도체 소자의 금속배선형성방법 | |
KR100351892B1 (ko) | 다층 배선의 형성 방법 | |
JP2001332621A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080314 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090314 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100314 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |