JP2000058647A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000058647A JP2000058647A JP10230596A JP23059698A JP2000058647A JP 2000058647 A JP2000058647 A JP 2000058647A JP 10230596 A JP10230596 A JP 10230596A JP 23059698 A JP23059698 A JP 23059698A JP 2000058647 A JP2000058647 A JP 2000058647A
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】絶縁膜を選択エッチングして上層配線のための
配線溝を形成する際に、配線溝形成予定領域内の開口部
の底部にフォトレジストを残すことにより、下地膜の膜
減りやダメージを防止する。 【解決手段】ＴＥＯＳ膜１６に開口部１９を形成した
後、ポジ型フォトレジスト２０を形成し、開口部１９を
含む配線溝形成予定領域を除く領域に遮光部３１ａを有
し、開口部１９に対応した位置に解像度限界以下の寸法
のパターン３１ｂを有するフォトマスク３１を用いて露
光を行う。この後、現像処理を行い、配線溝に対応した
位置ではフォトレジストが完全に除去され、十分に感光
されなかった開口部１９の底部にはフォトレジスト２０
が残る。次に、レジストパターン２２をマスクとしてＴ
ＥＯＳ膜１６を所定の厚みだけ除去することにより上層
配線のための配線溝２３を形成する。
配線溝を形成する際に、配線溝形成予定領域内の開口部
の底部にフォトレジストを残すことにより、下地膜の膜
減りやダメージを防止する。 【解決手段】ＴＥＯＳ膜１６に開口部１９を形成した
後、ポジ型フォトレジスト２０を形成し、開口部１９を
含む配線溝形成予定領域を除く領域に遮光部３１ａを有
し、開口部１９に対応した位置に解像度限界以下の寸法
のパターン３１ｂを有するフォトマスク３１を用いて露
光を行う。この後、現像処理を行い、配線溝に対応した
位置ではフォトレジストが完全に除去され、十分に感光
されなかった開口部１９の底部にはフォトレジスト２０
が残る。次に、レジストパターン２２をマスクとしてＴ
ＥＯＳ膜１６を所定の厚みだけ除去することにより上層
配線のための配線溝２３を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は多層配線構造を有
する半導体装置の製造方法に係り、特にリソグラフィ技
術を用いた微細な配線と、配線相互間のコンタクトプラ
グの形成を含む半導体装置の製造方法に関する。
する半導体装置の製造方法に係り、特にリソグラフィ技
術を用いた微細な配線と、配線相互間のコンタクトプラ
グの形成を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の配線材料としてＡｌが多く
使用されている。その理由は、Ａｌは抵抗率が比較的低
く、かつ加工性に富んでいるからである。また、最近で
は、Ａｌよりも抵抗率が低く、エレクトロマイグーレシ
ョン耐性が高いＣｕが配線材料として使用されて来てい
る。しかし、Ａｌ配線に代わる次世代の配線技術である
Ｃｕ配線は、ＲＩＥ（反応性イオンエッチング）法によ
る加工が困難なため、いわゆるデュアル・ダマシン（Du
al Damascene）プロセスによる配線形成が主流になる。
使用されている。その理由は、Ａｌは抵抗率が比較的低
く、かつ加工性に富んでいるからである。また、最近で
は、Ａｌよりも抵抗率が低く、エレクトロマイグーレシ
ョン耐性が高いＣｕが配線材料として使用されて来てい
る。しかし、Ａｌ配線に代わる次世代の配線技術である
Ｃｕ配線は、ＲＩＥ（反応性イオンエッチング）法によ
る加工が困難なため、いわゆるデュアル・ダマシン（Du
al Damascene）プロセスによる配線形成が主流になる。
【０００３】このデュアル・ダマシン・プロセスとは、
フォトリソグラフィ法及びＲＩＥ法により、絶縁膜に予
めコンタクトホール（もしくはヴィアホール）及び配線
溝を形成し、次に例えばスパッタ法によってバリアメタ
ルを形成し、さらに例えばメッキ法によってＣｕを埋め
込んだ後に、ＣＭＰ（Chemical Mechanical Polishing
）法により不要部分を除去する方法である。
フォトリソグラフィ法及びＲＩＥ法により、絶縁膜に予
めコンタクトホール（もしくはヴィアホール）及び配線
溝を形成し、次に例えばスパッタ法によってバリアメタ
ルを形成し、さらに例えばメッキ法によってＣｕを埋め
込んだ後に、ＣＭＰ（Chemical Mechanical Polishing
）法により不要部分を除去する方法である。
【０００４】ここで、Ｃｕを配線材料として使用したデ
ュアル・ダマシン・プロセスによる従来の配線形成方法
について、図４を用いて説明する。なお、この例は、下
層配線と上層配線とをコンタクトプラグで接続する場合
である。
ュアル・ダマシン・プロセスによる従来の配線形成方法
について、図４を用いて説明する。なお、この例は、下
層配線と上層配線とをコンタクトプラグで接続する場合
である。
【０００５】まず、図４（ａ）に示すように、半導体基
板に設けられたＴＥＯＳ膜１１及びプラズマＳｉＮ膜１
２からなる絶縁膜１３上に下層のＣｕ配線１４を形成し
た後、全面にプラズマＳｉＮ膜１５、ＴＥＯＳ膜１６及
びプラズマＳｉＮ膜１７を順次堆積し、次に所定のパタ
ーンを有するフォトレジストマスク１８を形成し、この
マスク１８を用いてプラズマＳｉＮ膜１７及びＴＥＯＳ
膜１６をエッチングして、ヴィアホール（via hole）形
成予定領域に開口部１９を形成する。
板に設けられたＴＥＯＳ膜１１及びプラズマＳｉＮ膜１
２からなる絶縁膜１３上に下層のＣｕ配線１４を形成し
た後、全面にプラズマＳｉＮ膜１５、ＴＥＯＳ膜１６及
びプラズマＳｉＮ膜１７を順次堆積し、次に所定のパタ
ーンを有するフォトレジストマスク１８を形成し、この
マスク１８を用いてプラズマＳｉＮ膜１７及びＴＥＯＳ
膜１６をエッチングして、ヴィアホール（via hole）形
成予定領域に開口部１９を形成する。
【０００６】次に、上記エッチングで用いられたマスク
１８をＯ2 プラズマ（Ｏ2 アッシャー）により剥離す
る。Ｃｕ配線１４は非常に酸化され易いが、このＣｕ配
線１４上にはプラズマＳｉＮ膜１５が設けられているの
で、レジスト剥離の際にＣｕ配線１４が酸化されること
が防止される。
１８をＯ2 プラズマ（Ｏ2 アッシャー）により剥離す
る。Ｃｕ配線１４は非常に酸化され易いが、このＣｕ配
線１４上にはプラズマＳｉＮ膜１５が設けられているの
で、レジスト剥離の際にＣｕ配線１４が酸化されること
が防止される。
【０００７】続いて、図４（ｂ）に示すように、全面に
ポジ型フォトレジスト２０を堆積する。次に、図４
（ｃ）に示すように、上記開口部１９を含む配線溝形成
予定領域に開口部を有し、それ以外の領域に遮光部を有
するフォトマスク２１を用いてフォトレジスト２０に対
して露光を行う。
ポジ型フォトレジスト２０を堆積する。次に、図４
（ｃ）に示すように、上記開口部１９を含む配線溝形成
予定領域に開口部を有し、それ以外の領域に遮光部を有
するフォトマスク２１を用いてフォトレジスト２０に対
して露光を行う。
【０００８】次に、図４（ｄ）に示すように、現像処理
を実施することで配線溝に対応した形状のレジストパタ
ーン２２を形成する。この際、次工程の溝加工のＲＩＥ
によるエッチングで開口部１９の底部の下地膜を保護す
る必要性から、開口部１９の底部にフォトレジストを残
存させておく必要がある。
を実施することで配線溝に対応した形状のレジストパタ
ーン２２を形成する。この際、次工程の溝加工のＲＩＥ
によるエッチングで開口部１９の底部の下地膜を保護す
る必要性から、開口部１９の底部にフォトレジストを残
存させておく必要がある。
【０００９】しかし、溝や開口部１９の形状、寸法、深
さによっては溝の適性寸法が得られる露光量では、開口
部１９の底部のフォトレジストが完全に感光してしま
い、現像後に完全に除去されてしまうことがある。図４
（ｄ）では、開口部１９の底部にフォトレジストが全く
残っていない状態を示している。
さによっては溝の適性寸法が得られる露光量では、開口
部１９の底部のフォトレジストが完全に感光してしま
い、現像後に完全に除去されてしまうことがある。図４
（ｄ）では、開口部１９の底部にフォトレジストが全く
残っていない状態を示している。
【００１０】次に、ＲＩＥ等の方法により、レジストパ
ターン２２をマスクとしてプラズマＳｉＮ膜１７とＴＥ
ＯＳ膜１６を所定の厚みだけ除去することにより、図４
（ｅ）に示すように、上層の配線のための配線溝２３を
形成する。このとき、開口部１９の底部にはフォトレジ
ストが全く残っていないので、開口部１９から露出して
いる部分のプラズマＳｉＮ膜１５が削れたり、場合によ
ってはＣｕ配線１４にまで達してしまうことがある。図
４（ｅ）では、プラズマＳｉＮ膜１５が削れて、Ｃｕ配
線１４の表面が露出した状態を示している。
ターン２２をマスクとしてプラズマＳｉＮ膜１７とＴＥ
ＯＳ膜１６を所定の厚みだけ除去することにより、図４
（ｅ）に示すように、上層の配線のための配線溝２３を
形成する。このとき、開口部１９の底部にはフォトレジ
ストが全く残っていないので、開口部１９から露出して
いる部分のプラズマＳｉＮ膜１５が削れたり、場合によ
ってはＣｕ配線１４にまで達してしまうことがある。図
４（ｅ）では、プラズマＳｉＮ膜１５が削れて、Ｃｕ配
線１４の表面が露出した状態を示している。
【００１１】この後、上記エッチングの際にマスクとし
て用いたレジストパターン２２をＯ2 プラズマにより剥
離すると、図４（ｆ）に示すようにＣｕ配線１４の表面
が酸化して酸化膜２４が形成される。その後、全面ＲＩ
Ｅにより、本来あるべきプラズマＳｉＮ膜１５を除去す
る工程を経て、スパッタ法やメッキ法によりバリアメタ
ル及びＣｕを堆積し、さらにＣＭＰ法で不要部分を除去
することにより、Ｃｕからなる図示しないコンタクトプ
ラグと上層の配線とを形成する。
て用いたレジストパターン２２をＯ2 プラズマにより剥
離すると、図４（ｆ）に示すようにＣｕ配線１４の表面
が酸化して酸化膜２４が形成される。その後、全面ＲＩ
Ｅにより、本来あるべきプラズマＳｉＮ膜１５を除去す
る工程を経て、スパッタ法やメッキ法によりバリアメタ
ル及びＣｕを堆積し、さらにＣＭＰ法で不要部分を除去
することにより、Ｃｕからなる図示しないコンタクトプ
ラグと上層の配線とを形成する。
【００１２】
【発明が解決しようとする課題】このように、絶縁膜を
選択エッチングして上層のＣｕ配線のための配線溝を形
成する際に、ヴィアホール形成予定領域の底部にフォト
レジストが残らないと、下層のＣｕ配線の表面に酸化膜
が形成され、上層のＣｕ配線との間で導通不良が発生す
る。
選択エッチングして上層のＣｕ配線のための配線溝を形
成する際に、ヴィアホール形成予定領域の底部にフォト
レジストが残らないと、下層のＣｕ配線の表面に酸化膜
が形成され、上層のＣｕ配線との間で導通不良が発生す
る。
【００１３】また、半導体基板の表面に形成された拡散
層に対してコンタクトを取るコンタクトホールの埋め込
みと、このコンタクトホールを介して拡散層と接続され
る配線を形成する際には、拡散層の表面が削れたり、ダ
メージを受ける。
層に対してコンタクトを取るコンタクトホールの埋め込
みと、このコンタクトホールを介して拡散層と接続され
る配線を形成する際には、拡散層の表面が削れたり、ダ
メージを受ける。
【００１４】このような不都合を避けるために、より低
い露光量で適性な溝寸法が得られるようにマスク（レク
チル）を修正すると、今度は溝リソグラフィ時のプロセ
スマージンが低下してしまう。
い露光量で適性な溝寸法が得られるようにマスク（レク
チル）を修正すると、今度は溝リソグラフィ時のプロセ
スマージンが低下してしまう。
【００１５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、デュアル・ダマシン・
プロセスにより半導体装置を製造する際に、リソグラフ
ィ時のプロセスマージンの低下を伴わないで、下地膜の
削れやダメージの発生を防止することができる半導体装
置の製造方法を提供することにある。
されたものであり、その目的は、デュアル・ダマシン・
プロセスにより半導体装置を製造する際に、リソグラフ
ィ時のプロセスマージンの低下を伴わないで、下地膜の
削れやダメージの発生を防止することができる半導体装
置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、半導体基板上に絶縁膜を形成する工程と、
上記絶縁膜に対して開口部を形成する工程と、上記開口
部の内部を含む全面にポジ型フォトレジストを塗布形成
する工程と、上記開口部を含む配線形成予定領域を除く
領域に遮光部を有し、上記開口部に対応した位置に露光
装置の解像度限界以下の寸法のパターンを有するフォト
マスクを用いて上記フォトレジストに対して露光を行う
工程と、上記フォトレジストを現像処理して、上記開口
部内及び上記フォトマスクの遮光部に対応した位置にフ
ォトレジスト膜を残す工程と、上記フォトレジストをマ
スクとして上記絶縁膜を所定の厚みだけ除去する工程と
を具備している。
製造方法は、半導体基板上に絶縁膜を形成する工程と、
上記絶縁膜に対して開口部を形成する工程と、上記開口
部の内部を含む全面にポジ型フォトレジストを塗布形成
する工程と、上記開口部を含む配線形成予定領域を除く
領域に遮光部を有し、上記開口部に対応した位置に露光
装置の解像度限界以下の寸法のパターンを有するフォト
マスクを用いて上記フォトレジストに対して露光を行う
工程と、上記フォトレジストを現像処理して、上記開口
部内及び上記フォトマスクの遮光部に対応した位置にフ
ォトレジスト膜を残す工程と、上記フォトレジストをマ
スクとして上記絶縁膜を所定の厚みだけ除去する工程と
を具備している。
【００１７】また、この発明の半導体装置の製造方法
は、半導体基板上に絶縁膜を形成する工程と、上記絶縁
膜に対して開口部を形成する工程と、上記開口部の内部
を含む全面にポジ型フォトレジストを塗布形成する工程
と、上記開口部を含む配線形成予定領域を除く領域に遮
光部を有し、上記開口部に対応した位置にハーフトーン
シフタを有するフォトマスクを用いて上記フォトレジス
トに対して露光を行う工程と、上記フォトレジストを現
像処理して、上記開口部内及び上記フォトマスクの遮光
部に対応した位置にフォトレジストを残す工程と、上記
フォトレジストをマスクとして上記絶縁膜を所定の厚み
だけ除去する工程とを具備している。
は、半導体基板上に絶縁膜を形成する工程と、上記絶縁
膜に対して開口部を形成する工程と、上記開口部の内部
を含む全面にポジ型フォトレジストを塗布形成する工程
と、上記開口部を含む配線形成予定領域を除く領域に遮
光部を有し、上記開口部に対応した位置にハーフトーン
シフタを有するフォトマスクを用いて上記フォトレジス
トに対して露光を行う工程と、上記フォトレジストを現
像処理して、上記開口部内及び上記フォトマスクの遮光
部に対応した位置にフォトレジストを残す工程と、上記
フォトレジストをマスクとして上記絶縁膜を所定の厚み
だけ除去する工程とを具備している。
【００１８】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。図１は、この発明を下層配
線と上層配線とをコンタクトプラグで接続するプロセス
を含む半導体装置の製造方法に実施した、第１の実施の
形態による製造工程を順次示す断面図である。
実施の形態により説明する。図１は、この発明を下層配
線と上層配線とをコンタクトプラグで接続するプロセス
を含む半導体装置の製造方法に実施した、第１の実施の
形態による製造工程を順次示す断面図である。
【００１９】まず、図１（ａ）に示すように、半導体基
板に設けられたＴＥＯＳ膜１１及びプラズマＳｉＮ膜１
２からなる絶縁膜１３上に下層のＣｕ配線１４を形成し
た後、全面にプラズマＳｉＮ膜１５、ＴＥＯＳ膜１６及
びプラズマＳｉＮ膜１７を順次堆積し、次に所定のパタ
ーンを有するフォトレジストマスク１８を形成し、この
マスク１８を用いてプラズマＳｉＮ膜１７及びＴＥＯＳ
膜１６をエッチングして、ヴィアホール（via hole）形
成予定領域に開口部１９を形成する。
板に設けられたＴＥＯＳ膜１１及びプラズマＳｉＮ膜１
２からなる絶縁膜１３上に下層のＣｕ配線１４を形成し
た後、全面にプラズマＳｉＮ膜１５、ＴＥＯＳ膜１６及
びプラズマＳｉＮ膜１７を順次堆積し、次に所定のパタ
ーンを有するフォトレジストマスク１８を形成し、この
マスク１８を用いてプラズマＳｉＮ膜１７及びＴＥＯＳ
膜１６をエッチングして、ヴィアホール（via hole）形
成予定領域に開口部１９を形成する。
【００２０】次に、上記エッチングで用いられたマスク
１８をＯ2 プラズマ（Ｏ2 アッシャー）により剥離す
る。Ｃｕ配線１４は非常に酸化され易いが、このＣｕ配
線１４上にはプラズマＳｉＮ膜１５が残っているので、
レジスト剥離の際にＣｕ配線１４が酸化されることが防
止される。
１８をＯ2 プラズマ（Ｏ2 アッシャー）により剥離す
る。Ｃｕ配線１４は非常に酸化され易いが、このＣｕ配
線１４上にはプラズマＳｉＮ膜１５が残っているので、
レジスト剥離の際にＣｕ配線１４が酸化されることが防
止される。
【００２１】続いて、図１（ｂ）に示すように、全面に
ポジ型フォトレジスト２０を堆積する。次に、図１
（ｃ）に示すように、開口部１９を含んでいる配線溝形
成予定領域を除く領域に遮光部３１ａを有し、開口部１
９に対応した位置に、使用する露光装置の解像度限界以
下の寸法のパターン３１ｂを有するフォトマスク３１を
用意し、露光装置においてこのフォトマスク３１を適性
な位置にアライメントした後に、フォトレジスト２０に
対して適性露光量で露光を行う。
ポジ型フォトレジスト２０を堆積する。次に、図１
（ｃ）に示すように、開口部１９を含んでいる配線溝形
成予定領域を除く領域に遮光部３１ａを有し、開口部１
９に対応した位置に、使用する露光装置の解像度限界以
下の寸法のパターン３１ｂを有するフォトマスク３１を
用意し、露光装置においてこのフォトマスク３１を適性
な位置にアライメントした後に、フォトレジスト２０に
対して適性露光量で露光を行う。
【００２２】上記した解像度限界以下の寸法のパターン
３１ｂの一例としては、例えば図２（ａ）に示すよう
に、ライン（遮光部、図中で斜線を施した領域）３２と
スペース（光透過部）３３とが交互に配置されたライン
・アンド・スペースパターンや、図２（ｂ）に示すよう
に、ドットパターン（遮光部、図中で斜線を施した領
域）３４を複数配設したパターン等が用いられる。
３１ｂの一例としては、例えば図２（ａ）に示すよう
に、ライン（遮光部、図中で斜線を施した領域）３２と
スペース（光透過部）３３とが交互に配置されたライン
・アンド・スペースパターンや、図２（ｂ）に示すよう
に、ドットパターン（遮光部、図中で斜線を施した領
域）３４を複数配設したパターン等が用いられる。
【００２３】そして、使用する露光装置が光源としてｉ
線（波長が３６５ｎｍ）を用いている場合、先のライン
及びドットからなる各遮光部の寸法は例えば０．３μｍ
以下にされる。
線（波長が３６５ｎｍ）を用いている場合、先のライン
及びドットからなる各遮光部の寸法は例えば０．３μｍ
以下にされる。
【００２４】この露光工程の際に、使用されるフォトマ
スク３１の開口部１９に対応した位置には、使用される
露光装置の解像度限界以下の寸法のパターン３１ｂが形
成されているので、開口部１９に対応した位置にはパタ
ーン３１ｂに応じた像は結像しないが、光透過部に比べ
て光強度が減少する。この結果、開口部１９に対応した
位置のフォトレジスト２０は十分に感光されない。
スク３１の開口部１９に対応した位置には、使用される
露光装置の解像度限界以下の寸法のパターン３１ｂが形
成されているので、開口部１９に対応した位置にはパタ
ーン３１ｂに応じた像は結像しないが、光透過部に比べ
て光強度が減少する。この結果、開口部１９に対応した
位置のフォトレジスト２０は十分に感光されない。
【００２５】従って、この後、フォトレジストの現像処
理を実施することで、図１（ｄ）に示すように、レジス
トパターン２２を形成する。この際、十分に感光された
配線溝に対応した位置ではフォトレジストが完全に除去
され、十分に感光されなかったヴィアホール形成予定領
域の底部にはフォトレジスト２０が残る。
理を実施することで、図１（ｄ）に示すように、レジス
トパターン２２を形成する。この際、十分に感光された
配線溝に対応した位置ではフォトレジストが完全に除去
され、十分に感光されなかったヴィアホール形成予定領
域の底部にはフォトレジスト２０が残る。
【００２６】次に、ＲＩＥ等の方法により、レジストパ
ターン２２をマスクとしてプラズマＳｉＮ膜１７とＴＥ
ＯＳ膜１６を所定の厚みだけエッチング除去することに
より上層配線のための配線溝２３を形成する。このエッ
チングの際、開口部１９の底部にはフォトレジスト２０
が残っているので、図１（ｅ）に示すように、この開口
部１９に対応した位置のプラズマＳｉＮ膜１５が削れる
ことが防止される。
ターン２２をマスクとしてプラズマＳｉＮ膜１７とＴＥ
ＯＳ膜１６を所定の厚みだけエッチング除去することに
より上層配線のための配線溝２３を形成する。このエッ
チングの際、開口部１９の底部にはフォトレジスト２０
が残っているので、図１（ｅ）に示すように、この開口
部１９に対応した位置のプラズマＳｉＮ膜１５が削れる
ことが防止される。
【００２７】続いて、図１（ｆ）に示すように、上記エ
ッチングの際にマスクとして用いたレジストパターン２
２をＯ2 プラズマにより剥離する。この際、下層のＣｕ
配線１４はプラズマＳｉＮ膜１５により保護されてお
り、酸化される恐れはない。続いて、全面ＲＩＥにより
Ｃｕ配線１４上のプラズマＳｉＮ膜１５を除去してヴィ
アホール２５を完成させる。
ッチングの際にマスクとして用いたレジストパターン２
２をＯ2 プラズマにより剥離する。この際、下層のＣｕ
配線１４はプラズマＳｉＮ膜１５により保護されてお
り、酸化される恐れはない。続いて、全面ＲＩＥにより
Ｃｕ配線１４上のプラズマＳｉＮ膜１５を除去してヴィ
アホール２５を完成させる。
【００２８】続いて、図１（ｇ）に示すように、上記ヴ
ィアホール２５内及び配線溝２３内を含む全面に、例え
ばスパッタ法によってバリアメタルとしての金属例えば
Ｔａ２６をヴィアホール２５及び配線溝２３が完全に埋
まらない程度の厚みに形成し、次に例えばメッキ法によ
ってＣｕをヴィアホール２５及び配線溝２３が十分に埋
まる程度の厚みに堆積し、さらにＣＭＰ法で不要部分を
除去することにより、Ｃｕからなるコンタクトプラグ２
７と上層のＣｕ配線２８を形成する。
ィアホール２５内及び配線溝２３内を含む全面に、例え
ばスパッタ法によってバリアメタルとしての金属例えば
Ｔａ２６をヴィアホール２５及び配線溝２３が完全に埋
まらない程度の厚みに形成し、次に例えばメッキ法によ
ってＣｕをヴィアホール２５及び配線溝２３が十分に埋
まる程度の厚みに堆積し、さらにＣＭＰ法で不要部分を
除去することにより、Ｃｕからなるコンタクトプラグ２
７と上層のＣｕ配線２８を形成する。
【００２９】なお、上記した実施の形態では、下層のＣ
ｕ配線１４と上層のＣｕ配線２８とをコンタクトプラグ
２７を用いて接続する場合について説明したが、半導体
基板の表面に形成された拡散層に対してコンタクトを取
るコンタクトホールの埋め込みと、このコンタクトホー
ルを介して拡散層と接続される配線を形成する場合にも
同様に実施できることはもちろんである。
ｕ配線１４と上層のＣｕ配線２８とをコンタクトプラグ
２７を用いて接続する場合について説明したが、半導体
基板の表面に形成された拡散層に対してコンタクトを取
るコンタクトホールの埋め込みと、このコンタクトホー
ルを介して拡散層と接続される配線を形成する場合にも
同様に実施できることはもちろんである。
【００３０】また、上記した実施の形態では、解像度限
界以下の寸法のパターンの一例として、ライン・アンド
・スペースパターンやドットパターンを複数配設したパ
ターンを用いる場合について説明したが、これ以外のパ
ターンを用いることもできる。
界以下の寸法のパターンの一例として、ライン・アンド
・スペースパターンやドットパターンを複数配設したパ
ターンを用いる場合について説明したが、これ以外のパ
ターンを用いることもできる。
【００３１】次に、この発明の第２の実施の形態につい
て、図３を参照して説明する。なお、図１と対応する箇
所には同一符号を付してその説明は省略する。この実施
の形態では、第１の実施の形態における図１（ｃ）の工
程の際に、先に説明したような、開口部１９を含む配線
溝形成予定領域を除く領域に遮光部３１ａを有し、開口
部１９に対応した位置に、使用する露光装置の解像度限
界以下の寸法のパターン３１ｂを有するフォトマスク３
１の代わりに、図３（ｃ）に示すように開口部１９を含
む配線溝形成予定領域を除く領域に遮光部４１ａを有
し、開口部１９に対応した位置にハーフトーンシフタ４
１ｂを有するフォトマスク４１を使用する点のみが異な
る。
て、図３を参照して説明する。なお、図１と対応する箇
所には同一符号を付してその説明は省略する。この実施
の形態では、第１の実施の形態における図１（ｃ）の工
程の際に、先に説明したような、開口部１９を含む配線
溝形成予定領域を除く領域に遮光部３１ａを有し、開口
部１９に対応した位置に、使用する露光装置の解像度限
界以下の寸法のパターン３１ｂを有するフォトマスク３
１の代わりに、図３（ｃ）に示すように開口部１９を含
む配線溝形成予定領域を除く領域に遮光部４１ａを有
し、開口部１９に対応した位置にハーフトーンシフタ４
１ｂを有するフォトマスク４１を使用する点のみが異な
る。
【００３２】この実施の形態では、フォトマスク４１の
開口部１９に対応した位置にハーフトーンシフタ４１ｂ
が形成されているので、露光時に、開口部１９に対応し
た位置のフォトレジスト２０に照射される光量が、光透
過部分に比べて減少する。この結果、第１の実施の形態
の場合と同様に、開口部１９に対応した位置のフォトレ
ジスト２０は十分に感光されない。
開口部１９に対応した位置にハーフトーンシフタ４１ｂ
が形成されているので、露光時に、開口部１９に対応し
た位置のフォトレジスト２０に照射される光量が、光透
過部分に比べて減少する。この結果、第１の実施の形態
の場合と同様に、開口部１９に対応した位置のフォトレ
ジスト２０は十分に感光されない。
【００３３】従って、この後、フォトレジスト２０の現
像処理を実施することで、図３（ｄ）に示すように、レ
ジストパターン２２を形成する。ここで、十分に感光さ
れた配線溝に対応した位置ではフォトレジスト２０が完
全に除去され、十分に感光されなかった開口部１９の底
部にはフォトレジスト２０が残る。そして、この後、Ｒ
ＩＥ等の方法により、レジストパターン２２をマスクと
してプラズマＳｉＮ膜１７とＴＥＯＳ膜１６を所定の厚
みだけエッチング除去する際に、開口部１９の底部には
フォトレジスト２０が残っているので、図３（ｅ）に示
すように、この開口部１９に対応した位置のプラズマＳ
ｉＮ膜１５が削れることが防止される。
像処理を実施することで、図３（ｄ）に示すように、レ
ジストパターン２２を形成する。ここで、十分に感光さ
れた配線溝に対応した位置ではフォトレジスト２０が完
全に除去され、十分に感光されなかった開口部１９の底
部にはフォトレジスト２０が残る。そして、この後、Ｒ
ＩＥ等の方法により、レジストパターン２２をマスクと
してプラズマＳｉＮ膜１７とＴＥＯＳ膜１６を所定の厚
みだけエッチング除去する際に、開口部１９の底部には
フォトレジスト２０が残っているので、図３（ｅ）に示
すように、この開口部１９に対応した位置のプラズマＳ
ｉＮ膜１５が削れることが防止される。
【００３４】この実施の形態において、フォトマスク４
１に設けられるハーフトーンシフタ４１ｂとしては例え
ばＭｏＳｉ系の半透明膜を使用したものがある。また、
この第２の形態でも、下層のＣｕ配線１４と上層のＣｕ
配線２８とをコンタクトプラグ２７を用いて接続する場
合について説明したが、半導体基板の表面に形成された
拡散層に対してコンタクトを取るコンタクトホールの埋
め込みと、このコンタクトホールを介して拡散層と接続
される配線を形成する際にも同様に実施できることはも
ちろんである。
１に設けられるハーフトーンシフタ４１ｂとしては例え
ばＭｏＳｉ系の半透明膜を使用したものがある。また、
この第２の形態でも、下層のＣｕ配線１４と上層のＣｕ
配線２８とをコンタクトプラグ２７を用いて接続する場
合について説明したが、半導体基板の表面に形成された
拡散層に対してコンタクトを取るコンタクトホールの埋
め込みと、このコンタクトホールを介して拡散層と接続
される配線を形成する際にも同様に実施できることはも
ちろんである。
【００３５】
【発明の効果】以上、説明したようにこの発明によれ
ば、デュアル・ダマシン・プロセスにより半導体装置を
製造する際に、リソグラフィ時のプロセスマージンの低
下を伴わないで、下地膜の削れやダメージの発生を防止
することができる半導体装置の製造方法を提供すること
ができる。
ば、デュアル・ダマシン・プロセスにより半導体装置を
製造する際に、リソグラフィ時のプロセスマージンの低
下を伴わないで、下地膜の削れやダメージの発生を防止
することができる半導体装置の製造方法を提供すること
ができる。
【図１】この発明の第１の実施の形態による製造方法を
工程順に示す断面図。
工程順に示す断面図。
【図２】第１の実施の形態による製造方法で使用される
フォトマスクにおける解像度限界以下の寸法のパターン
を一例を示す図。
フォトマスクにおける解像度限界以下の寸法のパターン
を一例を示す図。
【図３】この発明の第２の実施の形態による製造方法を
工程順に示す断面図。
工程順に示す断面図。
【図４】従来の製造方法を工程順に示す断面図。
１１…ＴＥＯＳ膜、 １２…プラズマＳｉＮ膜、 １３…絶縁膜、 １４…下層のＣｕ配線、 １５…プラズマＳｉＮ膜、 １６…ＴＥＯＳ膜、 １７…プラズマＳｉＮ膜、 １８…フォトレジストマスク、 １９…開口部、 ２０…フォトレジスト、 ２２…レジストパターン、 ２３…配線溝、 ２５…ヴィアホール、 ２６…Ｔａ、 ２７…コンタクトプラグ、 ２８…上層のＣｕ配線、 ３１ａ…遮光部、 ３１ｂ…解像度限界以下の寸法のパターン、 ３１…フォトマスク、 ４１ａ…遮光部、 ４１ｂ…ハーフトーンシフタ、 ４１…フォトマスク。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F004 AA06 AA09 AA11 AA16 BA04 DB03 DB07 DB26 EA00 EA23 EB01 EB02 5F033 AA04 AA05 AA13 AA28 AA29 AA64 AA66 BA15 BA17 DA04 DA15 DA17 DA34 EA25 EA28 EA32 5F046 AA20 AA26 CA07 CB17
Claims (6)
- 【請求項１】 半導体基板上に絶縁膜を形成する工程
と、 上記絶縁膜に対して開口部を形成する工程と、 上記開口部の内部を含む全面にポジ型フォトレジストを
塗布形成する工程と、 上記開口部を含む配線形成予定領域を除く領域に遮光部
を有し、上記開口部に対応した位置に露光装置の解像度
限界以下の寸法のパターンを有するフォトマスクを用い
て上記フォトレジストに対して露光を行う工程と、 上記フォトレジストを現像処理して、上記開口部内及び
上記フォトマスクの遮光部に対応した位置にフォトレジ
スト膜を残す工程と、 上記フォトレジストをマスクとして上記絶縁膜を所定の
厚みだけ除去する工程とを具備したことを特徴とする半
導体装置の製造方法。 - 【請求項２】 前記解像度限界以下の寸法のパターン
が、ラインとスペースが交互に配置されたライン・アン
ド・スペースパターンであることを特徴とする請求項１
に記載の半導体装置の製造方法。 - 【請求項３】 前記解像度限界以下の寸法のパターン
が、ドットパターンを複数配設したパターンであること
を特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記絶縁膜を所定の厚みだけ除去した後
に、 前記フォトレジストを除去する工程と、 全面に金属膜を堆積する工程と、 上記金属膜を平坦化する工程とをさらに具備したことを
特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項５】 半導体基板上に絶縁膜を形成する工程
と、 上記絶縁膜に対して開口部を形成する工程と、 上記開口部の内部を含む全面にポジ型フォトレジストを
塗布形成する工程と、 上記開口部を含む配線形成予定領域を除く領域に遮光部
を有し、上記開口部に対応した位置にハーフトーンシフ
タを有するフォトマスクを用いて上記フォトレジストに
対して露光を行う工程と、 上記フォトレジストを現像処理して、上記開口部内及び
上記フォトマスクの遮光部に対応した位置にフォトレジ
ストを残す工程と、 上記フォトレジストをマスクとして上記絶縁膜を所定の
厚みだけ除去する工程とを具備したことを特徴とする半
導体装置の製造方法。 - 【請求項６】 前記絶縁膜を所定の厚みだけ除去した後
に、 前記フォトレジストを除去する工程と、 全面に金属膜を堆積する工程と、 上記金属膜を平坦化する工程とをさらに具備したことを
特徴とする請求項５に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10230596A JP2000058647A (ja) | 1998-08-17 | 1998-08-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10230596A JP2000058647A (ja) | 1998-08-17 | 1998-08-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000058647A true JP2000058647A (ja) | 2000-02-25 |
Family
ID=16910231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10230596A Pending JP2000058647A (ja) | 1998-08-17 | 1998-08-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000058647A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495451B2 (en) | 2000-01-06 | 2002-12-17 | Matsushita Electric Industrial Co., Ltd. | Method of forming interconnect |
| JP2004006878A (ja) * | 2002-05-31 | 2004-01-08 | Sharp Corp | デュアルダマシン半導体デバイス |
| US7033925B2 (en) | 2002-10-24 | 2006-04-25 | Renesas Technology Corp. | Pattern transfer mask related to formation of dual damascene structure and method of forming dual damascene structure |
| JP2007207780A (ja) * | 2006-01-30 | 2007-08-16 | Seiko Epson Corp | パターン形成方法 |
| KR100796514B1 (ko) | 2006-08-29 | 2008-01-21 | 동부일렉트로닉스 주식회사 | 반도체 소자 형성방법 |
-
1998
- 1998-08-17 JP JP10230596A patent/JP2000058647A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495451B2 (en) | 2000-01-06 | 2002-12-17 | Matsushita Electric Industrial Co., Ltd. | Method of forming interconnect |
| JP2004006878A (ja) * | 2002-05-31 | 2004-01-08 | Sharp Corp | デュアルダマシン半導体デバイス |
| US7033925B2 (en) | 2002-10-24 | 2006-04-25 | Renesas Technology Corp. | Pattern transfer mask related to formation of dual damascene structure and method of forming dual damascene structure |
| CN100336197C (zh) * | 2002-10-24 | 2007-09-05 | 株式会社瑞萨科技 | 图案复制掩模、半导体装置制造方法及掩模图案制作用程序 |
| JP2007207780A (ja) * | 2006-01-30 | 2007-08-16 | Seiko Epson Corp | パターン形成方法 |
| KR100796514B1 (ko) | 2006-08-29 | 2008-01-21 | 동부일렉트로닉스 주식회사 | 반도체 소자 형성방법 |
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