JP3981353B2

JP3981353B2 - 集積回路を製造する方法

Info

Publication number: JP3981353B2
Application number: JP2003413075A
Authority: JP
Inventors: ウーピン・リュ; チャン・ブーン・タン; ベイ・チャオ・ジャン; アラン・カスバートソン
Original assignee: チャータード・セミコンダクター・マニュファクチャリング・リミテッド
Priority date: 2002-12-23
Filing date: 2003-12-11
Publication date: 2007-09-26
Anticipated expiration: 2023-12-11
Also published as: US20040121585A1; EP1435656A3; US6995087B2; JP2004207712A; EP1435656A2; SG147268A1

Description

技術分野
本発明は、一般的に集積回路に関し、より特定的には集積回路における半導体デバイスのためのデュアルダマシン配線の形成に関する。

背景技術
集積回路技術は、急速に発達しており、１００万を超えるトランジスタを組込んだ集積回路が、携帯電話、ラジオおよびテレビといった製品において可能になるところまでに至っている。しかしながら、このような集積回路を必要とする技術の急速な発達も、同時に急速に高まってきた。リアルタイムグラフィック、ハイビジョンテレビ、バーチャルリアリティといった応用ならびに、他の科学的および産業上の応用では、高速性、より優れた機能性、および超大規模集積回路技術におけるさらにより急速な進歩が求められている。

さらに優れた機能性の要求では、単一の集積回路チップに集積されるトランジスタの数の著しい増加が必要となる。これには、トランジスタのサイズの縮小および／またはダイのサイズの大型化が必要となる。

トランジスタのサイズが縮小すると、結果として密度が増大するため、集積回路チップ内の配線の数を増加させる必要がある。配線の数が増加すると、配線が占める半導体ダイ上の面積の量が比較的に多くなり、トランジスタを小型化することによる面積の節約を相殺しかねない。

半導体業界における、超大規模集積回路の長期にわたって探求された目標は、配線の最小面積のレイアウトを達成することであり、これは最小面積のレイアウトでは典型的に、最適な性能および節約が与えられるからである。

さらに、トランジスタの数が増加すると、配線および異なる層を接続するビアの間で、多重レベルの配線が必要になる。

現在のところ、最初にビアを形成し、デュアルダマシントレンチをエッチングしている間に、ビアを埋め込むステップを与えて、早期の突き抜けからビアの底部を保護する。これは、「ビアファースト（"via-first"）」製造プロセスと呼ばれる。有機物または無機物のいずれかの底面反射防止膜（ＢＡＲＣ）は、一般にビアを埋め込むのに使用される。

技術が発達すると、より小さな集積回路におけるより密接した配線の間でのキャパシタンスの問題を減じるために、低誘電率の層間誘電体材料が必要となる。しかしながら、低誘電率の材料は、ビアファースト製造プロセスにおいて問題をもたらす。

プロセスの問題の１つは、デュアルダマシントレンチマスキングの際のレジスト汚染の問題である。フォトレジストが汚染された場合、トレンチがパターニングされるデュアルダマシントレンチマスクが十分に規定されず、ビアの上のフォトレジストが完全に現像されない。これは、配線が接続されないまたは設計されたよりも薄くならないかもしれないことを意味し、したがって抵抗が高まり、故障の可能性が高くなる。

別のプロセスの問題は、化学的に関連したビア形成後の処理の問題であり、すなわちフォトレジストの剥離、湿式洗浄およびビアの埋め込みの問題であり、これはまた、低誘電
率の材料の誘電率において望ましくない変化をもたらすかもしれない。これは特に、多孔質超低誘電率膜についていえることである。

サイズが縮小し続けるにつれて生じるさらなるプロセスの問題は、ビアファーストプロセスで、より小さいビアのための、丈夫でボイドを含まないＢＡＲＣ埋め込みを達成することがより困難になるということである。これは、適切なレジストの厚さでのビアマスキングの際に、許容可能なプロセスウィンドウを維持する、すなわち、フォトレジストの突き抜けの前に、トレンチを形成するのに十分な時間があるにあたっての問題をさらにもたらす。

これらの問題への解決方法が長期にわたって探究されてきたが、同時に長い間当業者によって見出されてこなかった。

発明の開示
本発明は、集積回路製造方法を提供し、この方法は、ベースを設けるステップ、第１の導体を形成するステップ、第１のバリア層を形成するステップ、第１の誘電体層を形成するステップおよびマスク層を形成するステップを含む。この方法はさらに、マスク層に第１のビア開口部を形成するステップ、マスク層に第１のトレンチ開口部を形成し、同時にマスク層の下の層に第２のビア開口部を形成するステップ、ならびにマスク層を通って、およびマスク層の下の層において、第２のトレンチ開口部を形成し、同時にマスク層の下の別の層に、第３のビア開口部を形成するステップを含む。この方法は、第３のビア開口部およびマスク層を用いて、第１のバリア層を除去して、トレンチおよびビアを形成するステップ、ならびにトレンチおよびビアを、導体で埋め込んで、第１の導体と接触した、トレンチおよびビア導体を形成するステップを、さらに含む。この方法は、結果として、ビアファーストプロセスで、より小さいビアのための、ボイドを含まないＢＡＲＣ埋め込みをもたらすとともに、ビア形成後に関連した処理ステップ、すなわちフォトレジストの剥離／化学的レジストの剥離、最終検査臨界寸法（ＦＩＣＤ）、ビアの埋め込みおよび／またはビア埋め込みエッチバックを排除し、かつプロセスフローを簡易化する。

本発明の上記のおよび追加の利点は、以下の詳細な説明を、添付の図面と関連して読むことにより、当業者にとって明らかになるであろう。

発明を実施するためのベストモード
本発明は、デュアルダマシン構造の同時製造のための方策を提供する。これらのプロセスでは、デュアルダマシンビアおよびトレンチは、エッチングを１回行なう中で製造される。ビアの埋め込みが回避されるため、誘電体膜、ビア膜材料およびフォトレジストの間の潜在的な反応が防がれ、レジストの汚染が懸念されない。

現在のビアファースト技術と比較して、フォトレジストの厚さは、とりわけ決定的に重要ではなく、より薄いフォトレジストが使用され得る。ビア形成後に関連した処理ステップ、すなわちフォトレジストの剥離／化学的レジストの剥離、最終検査臨界寸法（ＦＩＣＤ）、ビア埋め込みおよび／またはビア埋め込みエッチバックが排除され、全体的なプロセスフローが簡易化される。

さらに、中間エッチストップ誘電体層がなく、かつデュアルハードマスクが、エッチングを施すごとに、反射防止膜およびハードマスクとして使用される、プロセスが利用可能である。これにより、従来平坦化として使用されている、完全埋め込みまたはＢＡＲＣエ
ッチバック方策の使用が避けられる。

この状況では、エッチングプロセスがパターニングのために、よりハードマスクに依存するため、より薄いフォトレジストが、より優れたプロセス制御のために使用される。

ここで図１を参照して、そこには、本発明に従った製造の最初の段階における集積回路１００の集積回路配線領域の拡大図が示されている。集積回路１００は、トランジスタを含む基板およびトランジスタ（図示せず）の上のさまざまな誘電体層からなり得る、ベース１０２を有する。

さらなる誘電体層（断面図には図示せず）におけるトレンチのベース１０２の上にあるのが第１の導体１０４である。第１の導体１０４は、さらなる誘電体層によって覆われ、さらなる誘電体層は、第１のバリア層１０６として示されたエッチング停止層であるかもしれない。第１のバリア層１０６の上にあるのが、第２のバリア層１１０によって覆われた第１の誘電体層１０８である。

第２のバリア層１１０の上にあるのが、第３のバリア層１１４として示されたキャップ誘電体層によって覆われた、第２の誘電体層１１２である。マスク層１１６として示された犠牲反射防止膜は、第３のバリア層１１４の上に配置されて、その上のビアマスクまたはビアフォトレジスト１１８の適切な加工を可能にする。

本明細書で用いられる「水平な」という用語は、その配向にかかわらず、ベース１０２の従来の面または表面に平行な面と定義する。「垂直の」という用語は、今定義した水平のものに垂直な方向のことをいう。「何々の上に」、「何々の上方に」、「何々の下方に」、（「側壁」においてのような）「側面」、「より高い」、「より低い」、「何々の真上に」および「何々の真下に」という用語は、水平な面に対して定義される。

本明細書で使用されている「処理」という用語は、説明する構造を形成する際に必要となる、材料もしくはフォトレジストの堆積、パターニング、露光、現像、エッチング、洗浄および／または材料もしくはフォトレジストの除去を含む。

次に図２を参照して、そこには、ビアフォトレジスト１１８を処理してその中にビア開口部を形成した後の、図１の構造が示されている。次にビアフォトレジスト１１８を用いて、マスク層１１６に、第３のバリア層１１４を露出させる第１のビア開口部１２０を形成する。この形成プロセスは、本明細書における大半の開口部の形成プロセスのように、異方性ウェットまたはドライエッチングといった複数の異なるプロセスによって行なうことができる。

次に図３を参照して、そこには、図２のビアフォトレジスト１１８を処理してそれを除去し、トレンチフォトレジスト１２２を堆積した後の、図２の構造が示されている。トレンチフォトレジスト１２２を処理して、第１のビア開口部１２０の上に第１のトレンチ開口部１２４を形成する。このステップで、トレンチフォトレジスト１２２のみが処理によって影響を受ける、すなわち第１のビア開口部１２０は変化していない。

次に図４を参照して、そこには、図３の第１のトレンチ開口部１２４および第１のビア開口部１２０の移動後の、図３の構造が示されている。エッチングプロセスは、マスク層１１６に第２のトレンチ開口部１２８を、同時に第３のバリア層１１４および第２の誘電体層１１２に第２のビア開口部１３０を形成する。

このステップで、第２のバリア層１１０および第３のバリア層１１４は、エッチング停
止層として作用する。したがって、第２のバリア層１１０、および第２のビア開口部１３０のまわりの第２のトレンチ開口部１２８の下の第３のバリア層の面積が露出される。

次に図５を参照して、そこには、さらにエッチングを施して、第２の誘電体層１１２および第３のバリア層１１４にトレンチ１３２を形成した後の、図４の構造が示されている。同時に、第１の誘電体層１０８および第２のバリア層１１０に、ビア１３４を形成する。

トレンチ１３２は、図４の第２のトレンチ開口部１２８によってパターニングされ、ビア１３４は図４の第２のビア開口部１３０によってパターニングされる。なお、この時点で、トレンチフォトレジスト１２２の厚さも、エッチングプロセスによって減じられることになる。

次に図６を参照して、そこには、本発明に従った、集積回路１００の完成した配線面積が示されている。さらなるエッチングプロセスを実行して、残余の、図５のトレンチフォトレジスト１２２、マスク層１１６、第２のバリア層１１０の露出部分および第１のバリア層１０６の露出部分を除去する。

図５のトレンチ１３２およびビア１３４は、第１の導体１０４と導電接触をした、ビアおよびトレンチ導体１３６で埋め込まれている。

ビアおよびトレンチ導体１３６の上面および第２の誘電体層１１２の上面は、さらなる処理のために平坦化されている。キャップ層を上面の上に堆積してもよい、または１つもしくは複数の別の配線層を上面の上に置いてもよい。

次に図７を参照して、そこには、本発明に従った集積回路２００の代替の配線の拡大図が示されている。集積回路２００は、トランジスタを含む基板およびさまざまな誘電体層（図示せず）からなり得る、ベース２０２を有する。

さらなる誘電体層（図示せず）におけるトレンチのベース２０２よりも上あるのが、第１の導体２０４である。第１の導体２０４は、さらなる誘電体層によって覆われ、さらなる誘電体層は、第１のバリア層２０６として示されたエッチング停止層であるかもしれない。

第１のバリア層２０６よりも上にあるのは、第１の誘電体層２０８である。第１の誘電体層２０８は、誘電率が３．９未満の低誘電率材料であるかもしれない。それはまた、誘電率が２．５未満の超低誘電率材料であるかもしれず、また多孔質である可能性もある。

第１のハードマスク２１０として示された誘電体底部ハードマスク層を第１の誘電体層２０８上に堆積し、第２のハードマスク２１２として示された誘電体上部ハードマスク層を第１のハードマスク２１０上に堆積して、マスク層または二層のハードマスク２１４として示された二層のハードマスク層を形成する。

二層のハードマスク２１４の上に堆積したのがビアフォトレジスト２１６である。

次に図８を参照して、そこには、処理を施して第１のビア開口部２１８を形成した後の、ビアフォトレジスト２１６が示されている。第１のビア開口部２１８の形成により、第２のハードマスク２１２が露出する。

次に図９を参照して、そこには、図８の第１のビア開口部２１８を二層のハードマスク
２１４に移動させて、ビアマスクとして作用する第２のハードマスク２１２および第１のハードマスク２１０の双方において第２のビア開口部２２０を形成した後の、図８の構造が示されている。第２のビア開口部２２０は第１の誘電体層２０８を露出させる。

次に図１０を参照して、そこには、図９のビアフォトレジスト２１６を除去した後の、図８の構造が示されている。トレンチフォトレジスト２２２を第２のハードマスク２１２上に堆積し、かつ処理を施して第１のトレンチ開口部２２４を形成する。第２のビア開口部２２０は同じままである。

図１１から１４で示したその後のステップは、トレンチおよびビアを同時に形成する連続的な順序で起こる。

次に図１１を参照して、そこには、トレンチフォトレジスト２２２における第１のトレンチ開口部２２４を用いて、第２のハードマスク２１２に第２のトレンチ開口部２２６を形成した、図１０の構造が示されている。同時に、第２のビア開口部２２０を用いて、第１の誘電体層２０８に第３のビア開口部２２８を形成する。

第２のトレンチ開口部２２６は、第３のビア開口部２２８のまわりで第１のハードマスク２１０の一部を露出させ、第３のビア開口部２２８は、第１のバリア層２０６の一部を露出させる。第１のバリア層２０６および第１のハードマスク２１０は、エッチング停止層として作用する。

次に図１２を参照して、そこには、トレンチフォトレジスト２２２を除去した後の、図１１の構造が示されている。第２のトレンチ開口部２２６および第３のビア開口部２２８は図１１から変化していない。

次に図１３を参照して、そこには、図１２の第２のハードマスク２１２を除去した後の、図１２の構造が示されている。第２のハードマスク２１２の除去には、第２のトレンチ開口部を用いて、第１のハードマスク２１０を通って第１の誘電体層２０８へトレンチ２３０を形成する。同時に、第３のビア開口部２２８は、第１のバリア層２０６を通って延在し、第３のビア開口部２２８と共同で、第４のビア開口部２３２を形成する。

図１３において、トレンチ２３０およびビア開口部２３２は部分的に形成された状態で示され、同時のおよび連続する形成プロセスを示している。第１のバリア層２０６および第１の誘電体層２０８の間の選択性が高いため、トレンチ２３０を、第１のバリア層２０６を通ってエッチングすることなく、制御された深さに形成することができる。

次に図１４を参照して、そこには、本発明に従った、集積回路２００の完成した配線が示されている。ブランケットエッチングを行なって、第１のハードマスク２１０を除去し、第１のバリア層２０６を通ってエッチングしてビア開口部２３２を完成させる。

図１３のトレンチ２３０およびビア開口部２３２は、第１の導体２０４と導電接触をした、ビアおよびトレンチ導体２３４で埋め込まれている。

ビアおよびトレンチ導体２３４の上面、ならびに第１の誘電体層２０８の上面は、さらに処理するために平坦化されている。キャップ層を上面の上に堆積してもよい、または、１つもしくは複数の別の配線層を上面の上に置いてもよい。

導体は、銅といった金属である。本明細書における、誘電体バリア層およびマスク層は、シリコン窒化膜、シリコン酸化膜、シリコン窒化酸化膜等の材料であってもよい。本明
細書における誘電体層は、フッ素をドープしたシリコン酸化膜、炭素をドープしたシリコン酸化膜、スピンオンコーティングされた低誘電率材料、スピンオンコーティングされた多孔質低誘電率材料等といった材料であってもよい。

次に図１５Ａおよび図１５Ｂを参照して、そこには、本発明の方法３００の簡易化したフロー図が示されている。方法３００は、（図１５Ａにおける）ベースを設けるステップ３０２、第１の導体を形成するステップ３０４、第１のバリア層を形成するステップ３０６、（図１５Ｂに続いて）第１の誘電体層を形成するステップ３０８、マスク層を形成するステップ３１０、マスク層に第１のビア開口部を形成するステップ３１２、マスク層に第１のトレンチ開口部を形成し、同時にマスク層の下の層に第２のビア開口部を形成するステップ３１４、マスク層を通って、およびマスク層の下の層において、第２のトレンチ開口部を形成し、同時にマスク層の下の別の層に、第３のビア開口部を形成するステップ３１６、第３のビア開口部およびマスク層を用いて、第１のバリア層を除去して、トレンチおよびビアを形成するステップ３１８、ならびにトレンチおよびビアを導体で埋め込んで、第１の導体と接触したトレンチおよびビア導体を形成するステップ３２０を含む。

本発明を特定のベストモードと関連して説明したが、多くの代替例、修正および変形が、先述の説明に鑑みて、当業者にとって明らかであろう。したがって、包含されるクレームの範囲および均等物に含まれる、すべてのこのような代替例、修正および変形を包含することが意図される。以上に述べられ、または添付の図面において示されたすべての事柄は、例示的かつ非限定的な意味で解釈されるべきである。

本発明に従った、製造の最初の段階における集積回路の集積回路配線面積の拡大図である。ビアフォトレジストを処理して、その中にビア開口部を形成した後の、図１の構造を示す図である。ビアフォトレジストを除去し、トレンチフォトレジストを堆積して処理した後の、図２の構造を示す図である。第１のトレンチ開口部および第１のビア開口部を移動させた後の、図３の構造を示す図である。さらにエッチングを施して、同時にトレンチおよびビアを形成した後の、図４の構造を示す図である。本発明に従った、集積回路の完成した配線領域を示す図である。本発明に従った、集積回路の代替の配線の拡大図である。処理を施して、第１のビア開口部を形成した後の、ビアフォトレジストの図である。第１のビア開口部を二層のハードマスク層に移動させた後の、図８の構造である。ビアフォトレジストを除去した後の、図８の構造を示す図である。第１のトレンチ開口部を用いて、第２のハードマスクに第２のトレンチ開口部を形成した、図１０の構造を示す図である。トレンチフォトレジストを除去した後の、図１１の構造を示す図である。第２のハードマスクを除去した後の、図１２の構造を示す図である。本発明に従った、集積回路の完成した配線を示す図である。本発明の方法の簡略化したフロー図である。本発明の方法の簡略化したフロー図である。

符号の説明

１０２ベース、１０４第１の導体、１０６第１のバリア層、１０８第１の誘電
体層、１１６マスク層、１２０第１のビア、１２４第１のトレンチ開口部、１３０第２のビア開口部、１３２第２のトレンチ、１３４ビア。

Claims

集積回路［１００］［２００］を製造する方法［３００］であって、
ベース［１０２］［２０２］を設けるステップと、
該ベース［１０２］［２０２］上に第１の導体［１０４］［２０４］を形成するステップと、
該第１の導体［１０４］［２０４］の上に第１のバリア層［１０６］［２０６］を形成するステップと、
該第１のバリア層［１０６］［２０６］の上に第１の誘電体層［１０８］［２０８］を形成するステップと、
該第１の誘電体層［１０８］［２０８］の上にマスク層［１１６］［２１４］を形成するステップと、
該マスク層［１１６］［２１４］に第１のビア開口部［１２０］［２１８］を形成するステップと、
該マスク層［１１６］［２１４］に第１のトレンチ開口部［１２４］［２２６］を形成し、同時に該マスク層［１１６］［２１４］の下の層に第２のビア開口部［１３０］［２２０］を形成するステップと、
該第１のトレンチ開口部［１２４］［２２６］を用いて、該マスク層［１１６］［２１４］を通っておよび該マスク層［１１６］［２１４］の下の層に第２のトレンチ［１３２］［２３０］開口部を形成し、同時に該第２のビア開口部［１３０］［２２０］を用いて、該マスク層［１１６］［２１４］の下の別の層に、第３のビア開口部［１３４］［２２８］を形成するステップと、
該第３のビア開口部［１３４］［２２８］および該マスク層［１１６］［２１４］を用いて、該第１のバリア層［１０６］［２０６］を除去してトレンチ［１３２］［２３０］およびビア［１３４］［２３２］を形成するステップと、
該トレンチ［１３２］［２３０］および該ビア［１３４］［２３２］を導体で埋め込んで該第１の導体［１０４］［２０４］と接触した、トレンチおよびビア導体［１３６］［２３４］を形成するステップとを含む、集積回路を製造する方法。
該マスク層［２１４］を形成するステップは、第１のハードマスク［２１０］および第２のハードマスク［２１２］を、該第１のハードマスク［２１０］の上に該第２のハードマスク［２１２］がある状態で、堆積するステップを含み、
該第１のビア開口部［２１８］を形成するステップは、該第１のハードマスク［２１０］および該第２のハードマスク［２１２］に、該第１のビア開口部［２１８］を形成するステップを含む、請求項１に記載の方法［３００］。
該マスク層［２１４］を形成するステップは、第１のハードマスク［２１０］および第２のハードマスク［２１２］を、該第１のハードマスク［２１０］の上に該第２のハードマスク［２１２］がある状態で、堆積するステップを含み、
該第１のトレンチ開口［２２６］を形成するステップは、該第２のハードマスク［２１２］に、該第１のトレンチ開口部［２２６］を形成するステップを含む、請求項１に記載の方法［３００］。
該マスク層［２１４］を形成するステップは、第１のハードマスク［２１０］および第２のハードマスク［２１２］を、該第１のハードマスク［２１０］の上に該第２のハードマスク［２１２］がある状態で、堆積するステップを含み、
該第１のトレンチ開口部［２２６］を形成するステップは、該第２のハードマスク［２１２］に該第１のトレンチ開口部［２２６］を形成するステップを含み、
該第２のビア開口部［２２０］を形成するステップは、該第１のハードマスク［２１０］に該第１のビア開口部［２１８］を形成し、該第１のビア開口部［２１８］を用いて、
該第１の誘電体層［２０８］に該第２のビア開口部［２２０］を形成するステップを含む、請求項１に記載の方法［３００］。
該マスク層［２１４］を形成するステップは、第１のハードマスク［２１０］および第２のハードマスク［２１２］を、該第１のハードマスク［２１０］の上に該第２のハードマスク［２１２］がある状態で、堆積するステップを含み、
該第２のトレンチ［２３０］開口部を形成するステップは、該第１のハードマスク［２１０］を通っておよび該第１の誘電体層［１０８］［２０８］において、該第２のトレンチ［２３０］開口部を形成するステップを含み、
該第３のビア開口部［２２８］を形成するステップは、該誘電体層［２０８］における該第２のビア開口部［２２０］を用いて、該第１のバリア層［２０６］に該第３のビア開口部［２２８］を形成するステップを含む、請求項１に記載の方法［３００］。
該第１の誘電体層［１０８］の上に第２のバリア層［１１０］を形成するステップと、
該第２のバリア層［１１０］の上に第２の誘電体層［１１２］を形成するステップと、
該第２の誘電体層［１１２］の上に第３のバリア層［１１４］を形成するステップとをさらに含み、
該マスク層［１１６］を形成するステップでは、該第３のバリア層［１１４］の上に該マスク層［１１６］を形成し、
該第２のビア開口部［１３０］［２２０］を形成するステップでは、該第３のバリア層［１１４］および該第２の誘電体層［１１２］に、該第２のビア開口部［１３０］［２２０］を形成し、
該第２のトレンチ［１３２］［２３０］開口部を形成するステップでは、該第３のバリア層［１１４］および該第２の誘電体層［１１２］に、該第２のトレンチ［１３２］［２３０］開口部を形成し、該同時に該第３のビア開口部［１３４］［２２８］を形成するステップは、該第２のバリア層［１１０］および第１の誘電体層［１０８］［２０８］に、該第３のビア開口部［１３４］［２２８］を形成する、請求項１に記載の方法［３００］。
該マスク層［１１６］［２１４］を形成するステップにおいて、該マスク層［１１６］［２１４］として犠牲反射防止膜または誘電体膜を形成する、請求項１に記載の方法［３００］。
該第１のビア開口部［１２０］［２１８］を形成するためのパターンを有するビアマスク［１１８］［２１６］を該マスク層［１１６］［２１４］上に形成するステップをさらに含み、
該ビアマスク［１１８］［２１６］を形成するステップは、フォトレジストを該マスク層［１１６］［２１４］上に形成する工程と、該フォトレジストを処理するステップとを有する、請求項１に記載の方法［３００］。
該第１のトレンチ開口部［１２４］［２２６］を形成するためのパターンを有するトレンチマスク［１２２］［２２２］を該マスク層［１１６］［２１４］上に形成するステップをさらに含み、
該トレンチマスク［１２２］［２２２］を形成するステップは、フォトレジストを該マスク層［１１６］［２１４］上に形成する工程と、該フォトレジストを処理するステップとを有する、請求項１に記載の方法［３００］。
集積回路［１００］［２００］を製造する方法［３００］であって、
ベース［１０２］［２０２］を与えるステップと、
該ベース［１０２］［２０２］上に、第１の導体［１０４］［２０４］を形成するステップと、
該第１の導体［１０４］［２０４］の上に第１のバリア層［１０６］［２０６］を形成するステップと、
該第１のバリア層［１０６］［２０６］の上に第１の誘電体層［１０８］［２０８］を形成するステップと、
該第１の誘電体層［１０８］［２０８］の上にマスク層［１１６］［２１４］を形成す
るステップと、
該マスク層［１１６］［２１４］の上にビアマスク［１１８］［２１０，２１２］を形成するステップと、
該ビアマスク［１１８］［２１０，２１２］を用いて、該マスク層［１１６］［２１４］に、第１のビア開口部［１２０］［２１８］を形成するステップと、
該ビアマスク［１１８］［２１０，２１２］を除去するステップと、
該マスク層［１１６］［２１４］の上にトレンチマスク［１２２］［２２２］を形成するステップと、
該トレンチマスク［１２２］［２２２］を用いて、該マスク層［１１６］［２１４］に第１のトレンチ開口部［１２４］［２２６］を形成し、同時に該第１のビア開口部［１２０］［２１８］を用いて、該マスク層［１１６］［２１４］の下の層に、第２のビア開口部［１３０］［２２０］を形成するステップと、
該トレンチマスク［１２２］［２２２］を除去するステップと、
該第１のトレンチ開口部［１２４］［２２６］を用いて、該マスク層［１１６］［２１４］を通っておよび該マスク層［１１６］［２１４］の下の層に、第２のトレンチ［１３２］［２３０］開口部を形成し同時に該第２のビア開口部［１３０］［２２０］を用いて、該マスク層［１１６］［２１４］の下の別の層に、第３のビア開口部［１３４］［２２８］を形成するステップと、
該第３のビア開口部［１３４］［２２８］および該マスク層［１１６］［２１４］を用いて、該第１のバリア層［１０６］［２０６］を除去して、トレンチ［１３２］［２３０］およびビア［１３４］［２３２］を形成するステップと、
該トレンチ［１３２］［２３０］および該ビア［１３４］［２３２］を導体で埋込んで、該第１の導体［１０４］［２０４］と接触した、トレンチ［１３２］［２３０］およびビア［１３４］導体を形成するステップとを含む、集積回路を製造する方法。