KR100571674B1 - 반도체 소자의 층간 절연막을 형성하는 방법 - Google Patents

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Abstract

본 발명은 반도체 기판 상에 도전층의 패턴을 각각 형성시키고, 상기 도전층의 패턴 사이의 반도체 기판 상에 제 1 절연막을 형성시키고, 상기 도전층의 패턴과 함께 상기 제 1 절연막 상에 제 2 절연막을 증착시키고, 상기 제 2 절연막 상에 에스오지(SOG)막을 코팅시키고, 상기 SOG막 상에 층간 절연막의 최상층으로서 제 3 절연막을 형성시킨다.
따라서, 본 발명은 반도체 소자의 층간 절연막의 표면 토폴로지 변화를 줄임으로써 화학적 기계적 연마 공정을 생략하거나, 화학적 기계적 연마 공정의 처리 시간을 최소화할 수 있다. 또한, 본 발명은 층간 절연막의 평탄화를 향상시킬 수가 있으므로 상기 층간 절연막에서의 디포커스 현상을 방지하고 나아가 콘택 불량을 방지할 수 있다. 그 결과, 반도체 소자의 수율을 향상시킬 수가 있다.
층간 절연막, SOG막, CMP, 평탄화

Description

반도체 소자의 층간 절연막을 형성하는 방법{Method For Forming Intermetal Dielectric Film Of Semiconductor Devices}
도 1은 종래 기술에 의한 반도체 소자의 층간 절연막을 나타낸 단면 구조도.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 층간 절연막을 형성하는 방법을 나타낸 단면 공정도.
본 발명은 반도체 소자의 층간 절연막을 형성하는 방법에 관한 것으로, 더욱 상세하게는 화학적 기계적 연마 공정을 생략하거나 최소 시간동안 처리하면서도 층간 절연막의 표면 토폴로지 변화를 줄이도록 한 반도체 소자의 층간 절연막을 형성하는 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화 추세에 따라 설계룰(Design Rule)이 축소되고, 층간 절연막의 토폴로지(Topology)가 열악해진다. 상기 설계룰의 축소는 배선의 집적화와 다양한 층간 절연막의 구조 변화를 가져온다. 특히, 층간 절연막 에 형성된 콘택홀(Contact Hole)의 사이즈가 축소되고 상기 콘택홀의 종횡비(Aspect Ratio)가 커진다. 그 결과, 장벽 금속층인 Ti/TiN막의 스텝 커버리지(Step Coverage)를 확보하기가 어려워지므로 상기 콘택홀에서의 콘택이 불안정해진다.
최근에는 상기 층간 절연막의 평탄화 방법으로서 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 방법을 사용하고 있다. 종래의 층간 절연막 평탄화 방법은 도 1에 도시된 바와 같이, 반도체 기판(10) 상에 도전층(11)의 패턴을 형성시키고, 상기 도전층(11)의 패턴을 포함하여 상기 반도체 기판(10)의 전역 상에 산화막(13)을 증착시키고, 상기 산화막(13) 상에 에스오지(SOG: Spin On Glass) 막(15)을 코팅시키고, 상기 SOG 막(15) 상에 예를 들어 TEOS 산화막(17)을 증착시키고, 상기 TEOS 산화막(17)을 화학적 기계적 연마 공정에 의해 평탄화시킨다.
그런데, 종래에는 상기 TEOS 산화막(17)의 증착이 완료되고 나면, 상기 TEOS 산화막(17)의 표면 토폴로지(Topology)의 변화가 상기 반도체 기판(10), 예를 들어 반도체 웨이퍼의 전역에 걸쳐 지역간에 심하게 나타낸다. 그러므로, 상기 TEOS 산화막(17)의 평탄화를 위해 상기 화학적 기계적 연마 공정을 장시간에 걸쳐 추가적으로 진행하지 않으면 안된다.
더욱이, 상기 화학적 기계적 연마 공정의 진행 시간을 미리 결정해놓고 상기 TEOS 산화막(17)을 평탄화시키기 때문에 상기 TEOS 산화막(17)의 평탄화가 완료되었을 때 상기 TEOS 산화막(17)은 상기 도전층(11)의 패턴 상에서 상당히 두꺼운 두 께를 갖는다.
이와 같은 종래의 평탄화 방법에 의해 층간 절연막을 평탄화시킨 경우, 사진공정을 이용하여 비아홀(미도시)을 형성하기 위한 감광막의 패턴을 상기 TEOS 산화막(17) 상에 형성시키면, 초점 심도(Depth Of Focus: DOF)가 불량함으로써 디포커스(Defocus) 현상이 발생한다. 이후, 홀, 예를 들어 비아홀 등을 형성하기 위해 상기 감광막의 패턴을 식각 마스크로 이용하여 상기 TEOS 산화막(17)의 비아홀 형성 영역을 식각시키고 나면, 상기 반도체 웨이퍼의 전역에 걸쳐 지역에 따라 상기 비아홀 내의 도전층(11)이 과식각되거나, 상기 도전층(11)의 일부분만이 노출되거나, 심한 경우 상기 도전층(11)이 전혀 노출되지 않는다. 이는 상기 도전층(11)과, 상기 비아홀 내에 형성될 도전성 플러그(미도시)와의 콘택 불량을 가져와서 결국에는 콘택 저항을 증가시키고 나아가 반도체 소자의 수율을 저하시킨다.
따라서, 본 발명의 목적은 반도체 소자의 층간 절연막의 표면 토폴로지 변화를 줄임으로써 상기 층간 절연막의 평탄화를 향상시키는데 있다.
본 발명의 다른 목적은 층간 절연막에 대한 화학적 기계적 연마 공정을 생략하거나 화학적 기계적 연마 공정의 처리 시간을 최소화하는데 있다.
본 발명의 또 다른 목적은 층간 절연막에서의 디포커스 현상을 방지함으로써 반도체 소자의 수율을 향상시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 층간 절연막을 형성하는 방법은
반도체 기판 상에 도전층의 패턴을 각각 형성시키는 단계; 상기 도전층의 패턴을 포함하여 상기 반도체 기판의 전역 상에 상기 제 1 절연막을 증착시키는 단계; 상기 도전층의 패턴 사이의 제 1 절연막 상에 식각 마스크층을 형성시키는 단계; 상기 식각 마스크층 이외의 제 1 절연막을 식각시킴으로써 상기 도전층의 패턴 사이의 반도체 기판 상에만 제 1 절연막을 남기는 단계; 상기 식각 마스크층을 제거시킴으로써 상기 제 1 절연막을 노출시키는 단계; 상기 도전층의 패턴과 함께 상기 제 1 절연막 상에 제 2 절연막을 증착시키는 단계; 상기 제 2 절연막 상에 SOG막을 코팅시키는 단계; 및 상기 SOG막 상에 층간 절연막의 최상층으로서 제 3 절연막을 형성시키는 단계를 포함할 수 있다.
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바람직하게는, 상기 제 3 절연막을 형성시키는 단계는
상기 SOG막 상에 상기 제 3 절연막을 증착시키는 단계; 및 상기 제 3 절연막의 표면 토폴로지 변화가 소정의 값보다 작으면 상기 제 3 절연막에 대한 화학적 기계적 연마 공정을 생략하고, 상기 소정의 값 이상이면 상기 제 3 절연막을 화학적 기계적 연마 공정에 의해 평탄화시키는 단계를 포함할 수 있다.
바람직하게는, 상기 제 1 절연막과 상기 제 2 절연막을 산화막으로 형성시키며, 상기 제 3 절연막을 TEOS 막으로 형성시킬 수 있다.
이하, 본 발명에 의한 반도체 소자의 층간 절연막을 형성하는 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 층간 절연막을 형성하는 방법을 나타낸 단면 공정도이다.
도 2a를 참조하면, 먼저, 반도체 기판(20)을 준비한다. 여기서, 상기 반도체 기판(20)에는 도면에 도시하지 않았지만 상기 반도체 기판(20)의 활성 영역을 한정하기 위한 아이솔레이션층, 반도체 소자를 위한 소스/드레인 영역, 게이트 절연막, 게이트 전극, 배선용 도전층, 층간 절연막 등이 미리 형성될 수 있음은 자명한 사실이다.
이어서, 상기 반도체 기판(20)의 전역 상에 도전층(21)을 원하는 두께(T1), 예를 들어 5000Å 정도의 두께로 증착시킨다. 이때, 상기 도전층(21)은 설명의 편의상 단일층으로 구성된 것처럼 도시되어 있으나, 실제로는 TiN층 등과 같은 장벽 금속층(미도시)을 포함하여 복수층으로 구성될 수 있다. 그런 다음, 사진식각공정을 이용하여 상기 도전층(21)을 예를 들어 배선 등의 패턴으로 형성시킨다.
이후, 상기 도전층(21)의 패턴을 포함하여 상기 반도체 기판(20)의 전역 상에 화학 기상 증착 공정에 의해 제 1 절연막(23), 예를 들어 산화막 등과 같은 절연막을 균일한 두께(T2)로 증착시킨다. 이때, 상기 제 1 절연막(23)의 두께(T2)를 상기 도전층(21)의 두께(T1)의 40%~60%로 결정하는 것이 바람직하다.
도 2b를 참조하면, 상기 제 1 절연막(23)이 증착된 상태에서 상기 도전층(21)의 패턴 사이의 제 1 절연막(23) 상에만 식각 마스크층(25)의 패턴을 형성시킨다. 여기서, 상기 식각 마스크층(25)의 패턴은 상기 제 1 절연막(23)과의 식각 선택비가 큰 재질로 형성시키는 것이 바람직하다. 예를 들어, 상기 제 1 절연막(23)을 산화막으로 형성할 경우, 상기 식각 마스크층(25)을 감광막으로 형성하는 것이 바람직하다. 이때, 상기 산화막을 예를 들어 1000Å 정의 두께로 증착할 경우, 상기 산화막과 상기 감광막의 식각 선택비가 5:1 정도이므로 상기 감광막을 200Å 정도의 두께로 코팅하는 것이 바람직하다.
도 2c를 참조하면, 상기 식각 마스크층(25)이 형성된 상태에서 상기 도전층(21)의 패턴 상의 제 1 절연막(23)을 완전히 식각시킴으로써 상기 도전층(21)의 패턴의 상부면을 노출시킨다. 이때, 상기 식각 마스크층(25)도 상기 제 1 절연막(23)에 대한 5:1의 식각 선택비로 함께 식각된다.
그런 다음, 상기 도전층(21)의 패턴 사이에 잔존할 지도 모르는 식각 마스크층(25)을 추가로 완전히 제거시킴으로써 상기 도전층(21)의 패턴 사이의 제 1 절연막(23)의 표면을 노출시킨다.
따라서, 상기 도전층(21)의 패턴이 형성되지 않은 영역 상에만 상기 제 1 절연막(23)이 존재하므로 상기 도전층(21)의 패턴이 형성된 영역과, 상기 도전층(21)이 형성되지 않은 영역 사이의 표면 단차가 상기 제 1 절연막(21)의 두께만큼 감소될 수 있다. 결국, 상기 반도체 기판(10)의 전역에 걸쳐 표면 토폴로지 변화가 종 래에 비하여 심하지 않게 개선된다.
도 2d를 참조하면, 상기 도전층(21)의 패턴이 형성되지 않은 영역 상에만 상기 제 1 절연막(23)이 형성된 상태에서 상기 제 1 절연막(23)과 상기 도전층(21)을 포함하여 상기 반도체 기판(20)의 전역 상에 화학 기상 증착 공정에 의해 제 2 절연막(27), 예를 들어 산화막 등을 증착시킨다.
그 다음, 상기 제 2 절연막(27) 상에 평탄화를 위한 SOG 막(29)을 코팅시킨다. 여기서, 상기 SOG막(29)을 코팅하기 전 상기 반도체 기판(20)의 표면 토폴로지 변화는 도 2c에 도시된 바와 같이, 종래에 비하여 상당히 작아지므로 상기 SOG막(29)의 코팅 두께를 최소화시킬 수 있다. 가령, 상기 도전층(21)의 두께가 5000Å 정도이고, 상기 제 1 절연막(23)과 상기 2 절연막(27)의 총 두께가 3000Å 정도이라고 하면, 상기 SOG막(29)을 2500Å 정도의 최소 두께로 코팅하여도 좋다.
이후, 상기 SOG막(29) 상에 화학 기상 증착 공정에 의해 층간 절연막의 최상층으로서 제 3 절연막(31), 예를 들어 TEOS 산화막 등을 증착시킨다. 따라서, 상기 제 3 절연막(31)의 표면 토폴로지가 종래에 비하여 상당히 작아지므로 후속의 화학적 기계적 연마 공정을 생략하거나 최소 시간 동안 처리할 수 있다.
이를 좀 더 상세히 언급하면, 상기 반도체 기판(20), 즉 반도체 웨이퍼의 전역에 걸쳐 상기 제 3 절연막(31)의 표면 토폴로지 변화가 소정의 값보다 작으면, 상기 제 3 절연막(31)의 평탄화를 하기 위한 화학적 기계적 연마 공정을 생략하는 것이 가능하다. 반면에, 상기 반도체 기판(20), 즉 반도체 웨이퍼의 전역에 걸쳐 상기 제 3 절연막(31)의 표면 토폴로지 변화가 소정의 값 이상으로 크면, 상기 제 3 절연막(31)을 화학적 기계적 연마 공정에 의해 도 2f에 도시된 바와 같이 추가로 평탄화시켜주는 것이 필요하다.
즉, 상기 도전층(21)의 상부면에서 상기 제 3 절연막(31)의 표면까지의 두께가 6500Å 정도이라고 가정할 경우, 상기 반도체 기판(20), 즉 반도체 웨이퍼의 전역에 걸쳐 상기 제 3 절연막(31)의 표면 토폴로지 변화가 예를 들어 1000Å의 두께보다 작으면, 상기 제 3 절연막(31)의 화학적 기계적 연마 공정을 생략하는 것이 가능하다. 상기 반도체 기판(20), 즉 반도체 웨이퍼의 전역에 걸쳐 상기 제 3 절연막(31)의 표면 토폴로지 변화가 예를 들어 1000Å의 두께보다 작으면, 상기 제 3 절연막(31)을 최소의 처리 시간동안 화학적 기계적 연마 공정에 의해 처리시킴으로써 제 2f에 도시된 바와 같이 평탄화시킬 수가 있다.
따라서, 본 발명은 반도체 소자의 층간 절연막을 위한 최상층 절연막을 증착한 직후의 표면 토폴로지 변화를 줄임으로써 상기 층간 절연막의 평탄화를 향상시킬 수가 있다. 그 결과, 상기 층간 절연막에 대한 화학적 기계적 연마 공정을 생략하거나 화학적 기계적 연마 공정의 처리 시간을 최소화시킬 수가 있다.
또한, 본 발명은 비아홀 등과 같은 홀의 패턴을 형성하는 사진식각공정에서 디포커스를 방지할 수 있으므로 하지층인 도전층과 도전성 플러그의 콘택 불량을 방지할 수 있다. 그 결과, 반도체 소자의 수율 저하를 방지할 수가 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 층간 절 연막을 평탄화하는 방법은 반도체 기판 상에 도전층의 패턴을 형성하고, 상기 도전층의 패턴을 포함하여 상기 반도체 기판의 전역 상에 제 1 절연막을 증착하고, 상기 도전층의 패턴 사이의 제 1 절연막 상에만 식각 마스크층을 형성하고, 상기 식각 마스크층 이외 영역의 제 1 절연막을 식각시킴으로써 상기 도전층의 상부면을 노출시키고, 상기 식각 마스크층을 제거한 후 상기 도전층의 패턴 상부면과 상기 제 1 절연막 상에 제 2 절연막을 증착하고, 상기 제 2 절연막 상에 SOG막을 코팅시키고, 상기 SOG막 상에 제 3 절연막을 증착시킨다.
따라서, 본 발명은 반도체 소자의 층간 절연막의 표면 토폴로지 변화를 줄임으로써 화학적 기계적 연마 공정을 생략하거나, 화학적 기계적 연마 공정의 처리 시간을 최소화할 수 있다. 또한, 본 발명은 층간 절연막의 평탄화를 향상시킬 수가 있으므로 상기 층간 절연막에서의 디포커스 현상을 방지하고 나아가 콘택 불량을 방지할 수 있다. 그 결과, 반도체 소자의 수율을 향상시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (4)

  1. 반도체 기판 상에 도전층의 패턴을 각각 형성시키는 단계;
    상기 도전층의 패턴을 포함하여 상기 반도체 기판의 전역 상에 상기 제 1 절연막을 증착시키는 단계;
    상기 도전층의 패턴 사이의 제 1 절연막 상에 식각 마스크층을 형성시키는 단계;
    상기 식각 마스크층 이외의 제 1 절연막을 식각시킴으로써 상기 도전층의 패턴 사이의 반도체 기판 상에만 제 1 절연막을 남기는 단계;
    상기 식각 마스크층을 제거시킴으로써 상기 제 1 절연막을 노출시키는 단계;
    상기 도전층의 패턴과 함께 상기 제 1 절연막 상에 제 2 절연막을 증착시키는 단계;
    상기 제 2 절연막 상에 SOG막을 코팅시키는 단계; 및
    상기 SOG막 상에 층간 절연막의 최상층으로서 제 3 절연막을 형성시키는 단계를 포함하는 반도체 소자의 층간 절연막을 형성하는 방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제 3 절연막을 형성시키는 단계는
    상기 SOG막 상에 상기 제 3 절연막을 증착시키는 단계; 및
    상기 제 3 절연막의 표면 토폴로지 변화가 소정의 값보다 작으면 상기 제 3 절연막에 대한 화학적 기계적 연마 공정을 생략하고, 상기 소정의 값 이상이면 상기 제 3 절연막을 화학적 기계적 연마 공정에 의해 평탄화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 층간 절연막을 형성하는 방법.
  4. 제 1 항 또는 제 3 항에 있어서, 상기 제 1 절연막과 상기 제 2 절연막을 산화막으로 형성시키며, 상기 제 3 절연막을 TEOS 막으로 형성시키는 것을 특징으로 하는 반도체 소자의 층간 절연막을 형성하는 방법.
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