KR100246805B1 - 반도체 소자의 층간 평탄화 방법 - Google Patents

반도체 소자의 층간 평탄화 방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 층간 평탄화 공정에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
반도체 소자의 층간 절연 평탄막으로 사용되는 SOG(Spin On Glass)막은 비아 콘택 홀(via contact hole) 측면의 휨(bowing) 현상, 상부 금속층의 스텝 커버리지(step coverage) 악화 및 수분 방출에 의한 소자의 전기적 특성 저하 등의 문제점 때문에 에치-백(etch-back)을 실시하는데, 소자의 고집적화에 따른 초미세 회로 선폭 공정에서는 에치-백 타겟이 매우 작아져 안정된 에치백 공정을 실시할 수 없음.
3. 발명의 해결방법의 요지
하부 구조층 상부에 금속층 및 층간절연막을 연속적으로 증착한 다음 층간절연막의 식각공정과 금속층의 패턴공정을 순차적으로 실시함으로써 SOG막의 에치-백 공정 여유를 충분히 확보하고 금속층 패턴 상부에 남는 SOG막을 완전히 제거할 수 있도록 함.
4. 발명의 중요한 용도
반도체 소자의 층간 평탄화 공정.

Description

반도체 소자의 층간 평탄화 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 층간 평탄화 방법에 관한 것이다.
SOG층은 SOG 용액을 노즐을 통해 웨이퍼에 분사하여, 회전에 의해 용액을 고르게 도포하고 경화 및 소성을 거쳐 얻는다. 이후 비아 콘택 홀을 형성하는데, 이 때 측벽에 노출된 SOG층은 플라즈마 식각을 거치면서 측벽 휨(bowing) 현상을 일으키고 이는 금속 층덮힘(step coverage)을 악화시키며, 노출된 SOG층에서 방출되는 수분에 의해 소자의 전기적 특성이 저하되는 원인을 제공한다. 따라서 SOG층을 형성한 후 에치백함으로써 이러한 결점들을 해결한다. 그런데, SOG층으로 부터 나오는 수분에 대해 침투 방지막으로 일반적으로 사용되고 있는 절연막 들은 금속 패턴 선폭이상의 두께를 증착하게 되면 막 특성상 돌출부 때문에 층덮힘이 불량하여 빈 공간(void)을 발생 시키기 때문에 패턴 선폭 이상으로 증착 할 수 없다.
한편 SOG층 에치백의 공정 타겟(target)은 금속막이 노출되지 않는 범위에서 결정되며 주로 금속층막 바로 위에 증착되는 수분 침투 방지막의 두께 위까지 에치-백 되기 때문에 초미세 회로 선폭의 공정에서는 에치-백의 공정 타겟이 매우 작아지게 된다. 즉 수분 침투 방지막의 두께를 얇게 할 수 밖에 없어 안정된 에치백 공정을 할 수 없다. 특히 광역 단차(global topology)를 갖는 소자에서는 주변 회로 지역에서 SOG층이 많이 남게 되므로 에치-백의 공정 타겟이 더욱 커져야만 금속배선 위의 SOG층을 완전히 에치-백 할 수 있다. 따라서 기존의 방식대로는 광역 단차가 있는 미세 선폭의 소자에서 금속층에 손상을 주지 않고 주변 회로 지역에서 SOG층의 완전히 에치-백 하는 것이 불가능하다.
따라서 본 발명은 반도체 소자의 층간 평탄막으로 사용되는 SOG층의 에치-백 공정 여유를 확보하여 금속 배선 상부에 남는 SOG층을 최소화 시키고 안정된 형태의 비아 콘택 홀을 형성하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 층간 평탄화 방법은, 하부 구조층 상부에 금속층 및 제 1 층간 절연막을 순차로 증착하고, 포토레지스트 패턴을 이용하여 제 1 층간 절연막 및 금속층을 순차적으로 식각함으로써 금속 배선을 형성하는 단계와, 상기 금속 배선을 포함하는 전체 구조 상부에 수분 침투 방지층 및 SOG층을 순차로 증착한 후, 에치-백 공정을 실시하여 금속 배선 상부에 SOG층이 남아있지 않도록 식각함으로써 평탄화를 이루는 단계와, 상기 평탄화된 전체 구조 상부에 제 2 층간 절연막을 증착하고 선택된 영역에 비아 콘택 홀을 형성하는 단계로 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(g)는 본 발명에 의한 반도체 소자의 층간 평탄화 방법을 설명하기 위해 순차적으로 도시한 단면도.
도 2는 본 발명에 의한 또다른 실시예를 설명하기 위해 도시한 단면도.
* 도면의 주요부분에 대한 부호 설명
11 및 21 : 실리콘 기판 12 및 22 : 하부 구조층
13 및 23 : 금속층 14 및 24 : 제 1 층간 절연막
15 : 포토레지스트층 16 및 25 : 수분 침투 방지막
17 및 26 : SOG(Spin On Glass)층 18 : 제 2 층간 절연막
27 : SOP(Spin On Polymer)층
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(g)는 본 발명에 의한 반도체 소자의 층간 평탄화 방법을 설명하기 위해 순차적으로 도시한 단면도이다.
도 1(a)는 실리콘 기판(11)상의 하부 구조층(12) 상부에 금속층(13) 및 제 1 층간 절연막(14)을 순차로 증착한 후, 금속층(13)의 패턴을 형성하기 위하여 선택된 영역에 포토레지스트층(15)을 형성한 단면도이다. 이 때 제 1 층간 절연막(14)은 SOG층의 최대 잔류 두께인 1,000 Å ∼ 10,000 Å 정도로 증착하고, 포토레지스트층(15)은 0.5 ㎛ ∼ 2.0 ㎛의 두께로 증착하여 패턴을 형성한다.
포토레지스트 패턴(15)에 의하여 먼저 제 1 층간 절연막(14)을 식각한다. 이 때 사용하는 식각 기체는 탄소(C)-불소(F)계 가스로 CF4, C2F6, CHF3, C3F8, C4F8등을 이용한다. 이 과정에서 도 1(b)에 도시된 것과 같이, 적절한 두께로 조절하여 증착된 포토레지스트층(15)도 일부 식각되면서 점차적으로 작아진다.
도 1(c)는 제 1 층간 절연막(14) 식각 후, 금속 배선을 형성하기 위해 금속층(13)을 식각하는 공정을 나타낸다. 금속층(13)의 식각이 진행되면서, 제 1 층간 절연막(14) 식각시 같이 식각되어 일부 작은 크기로 남아있던 포토레지스트 패턴(15)이 모두 식각되어 없어지게 된다.
따라서 도 1(d)에 도시된 것과 같이 금속층(13) 식각 공정이 완전히 끝나고 나면, 포토레지스트층(15)은 완전히 제거되고, 제 1 층간 절연막(14) 패턴의 모서리 부분도 일부 식각된다. 위와 같이 제 1 층간 절연막(14) 패턴의 윗 모서리가 없어지게 함으로써, 고집적 소자의 높고 좁은 배선 간격에 대해서도 상부 형성층의 층덮힘 및 골 채움(gap-fill)을 유리하게 진행시킬 수 있다. 한편 제 1 층간 절연막(14) 및 금속층(13)의 식각은 같은 챔버 내에서 순차적으로 실시할 수도 있고, 다른 챔버에서 각 증착 층에 대해 분리하여 실시할 수도 있는 공정 적용상의 장점을 가지고 있다. 일반적으로 알루미늄(Al)을 금속층(13)으로 형성했을 경우 금속층(13)의 식각 기체는 Cl2와 같은 염소(Cl)계 가스를 사용하고, 텅스텐(W)을 금속층(13)으로 형성했을 경우는 금속층(13)의 식각 기체로 SF2와 같은 황(S)-불소(F)계 가스를 사용한다.
도 1(e)는 형성된 패턴을 포함하는 전체 구조 상부에 수분 침투 방지막(16) 및 SOG층(17)을 증착한 단면도이다. SOG층(17)은 1.1 ∼ 4.0의 유전상수 값을 가지는 유기계, 무기계 및 속이 빈 실리카(silica) 알맹이를 사용하여 순간 고속 회전 증착법 및 저온 증착법으로 증착한다.
SOG층(17) 형성 후 도 1(f)에 도시된 것과 같이 SOG층(17)을 에치-백 하여 금속층(13) 상부에 SOG층(17)이 남아있지 않도록 함으로써 소자의 광역 및 국부적 평탄화를 이루게 한다. SOG층(17)의 에치-백 공정에 사용되는 식각 기체는 제 1 층간 절연막(14) 식각시 사용한 것과 같은 탄소(C)-불소(F)계 가스로 CF4, C2F6, CHF3, C3F8, C4F8등을 이용하고, 수분 침투 방지층(16) 및 제 1 층간절연막(14)과 SOG층(17)의 식각 선택비를 0.3 ∼ 2.0 : 1로 제어한다.
SOG층(17)의 에치-백 공정으로 금속층(13) 패턴의 홈 사이에만 SOG층이 채워져 평탄화가 이루어진 전체 구조 상부에 도 1(g)와 같이 제 2 층간 절연막(18)을 증착하고 선택된 영역에 비아 콘택 홀을 형성한다. 따라서 광역 단차의 주변회로 지역에 높게 존재하는 SOG층(17)을 완전히 에치-백할 수 있는 공정 여유의 확보로 비아 콘택 홀을 형성하였을 때 홀의 측벽에 제 2 층간 절연막(18)만이 존재하게 되어 SOG층(17)이 측벽에 노출되었을 때 유발되는 휨현상 등의 문제가 해결된다.
한편 도 2는 본 발명에 의한 또다른 실시예를 설명하기 위해 도시한 단면도로써, 도 1(e)의 공정 후 SOG층(26)을 에치-백 하여 평탄화를 이루는 대신에 희생 산화막 역할을 하는 SOP(Spin On Polymer)층(27)을 증착하고 화학적기계연마 공정을 실시하여 도 1(f)와 같은 평탄화를 이루게 한다.
상술한 바와 같이 본 발명에 의하면, 금속 층간 절연막 뿐만 아니라 보호막에도 같은 내용의 공정을 적용함으로써 SOG층을 패턴의 홈에만 채워진 상태로 고립시켜 수분 침투 경로를 차단하고, 따라서 PCT(Pressured Cooking Test)후의 버블(bubble) 형태의 결함을 방지할 수 있다. 또한 광역 단차가 심한 소자에서 본 공정을 적용하고, 광역 단차 평탄화용으로 SOP층을 희생막으로 사용함으로써 SOG막의 에치-백 공정을 대용할 수 있다.

Claims (18)

  1. 기판 상부에 금속층 및 제 1 층간 절연막을 순차로 증착하고, 감광막 패턴을 이용하여 제 1 층간 절연막 및 금속층을 순차적으로 식각함으로써 금속 패턴을 형성하는 단계와,
    상기 금속 패턴을 포함하는 전체 구조 상부에 수분 침투 방지층 및 스핀-온-글래스층을 순차로 증착한 후, 에치-백 공정을 실시하여 금속 배선 상부에 스핀-온-글래스층이 남아있지 않도록 식각함으로써 평탄화를 이루는 단계와,
    상기 평탄화된 전체 구조 상부에 제 2 층간 절연막을 증착하고 선택된 영역에 금속층이 노출되도록 비아 콘택 홀을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 층간 평탄화 방법.
  2. 제 1항에 있어서,
    상기 제 1 층간 절연막은 1,000 Å 내지 10,000 Å의 두께로 증착하는 것을 특징으로하는 반도체 소자의 층간 평탄화 방법.
  3. 제 1항에 있어서,
    상기 포토레지스트 패턴은 0.5 ㎛ 내지 3.0 ㎛의 두께로 증착하는 것을 특징으로하는 반도체 소자의 층간 평탄화 방법.
  4. 제 1항에 있어서,
    상기 제 1 층간 절연막의 식각 또는 스핀-온-글래스층의 에치-백 공정은 CF4, C2F6, CHF3, C3F8, C4F8등과 같은 탄소-불소계 가스를 식각 기체로 사용하는 것을 특징으로 하는 반도체 소자의 층간 평탄화 방법.
  5. 제 1항에 있어서,
    상기 SOG층은 1.1 내지 4.0의 유전 상수값을 가지는 유기계, 무기계 및 속이 빈 실리카 알맹이를 사용하는 것을 특징으로 하는 반도체 소자의 층간 평탄화 방법.
  6. 제 1항에 있어서,
    에치-백 공정시 상기 수분 침투 방지층 및 상기 제 1 층간 절연막과 SOG층의 식각 선택비를 0.3 대 1 내지 2.0 대 1로 제어하는 것을 특징으로 하는 반도체 소자의 층간 평탄화 방법.
  7. 제 1항에 있어서,
    상기 금속층은 알루미늄 및 텅스텐중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 층간 평탄화 방법.
  8. 제 7항에 있어서,
    상기 금속층이 알루미늄일 때 식각 공정에서 식각 기체로 염소계 가스를 사용하는 것을 특징으로 하는 반도체 소자의 층간 평탄화 방법.
  9. 제 7항에 있어서,
    상기 금속층이 텅스텐일 때 식각 공정에서 식각 기체로 황-불소계 가스를 사용하는 것을 특징으로 하는 반도체 소자의 층간 평탄화 방법.
  10. 하부 구조층 상부에 금속층 및 제 1 층간 절연막을 순차로 증착하고, 감광막 패턴을 이용하여 제 1 층간 절연막 및 금속층을 순차적으로 식각함으로써 금속 패턴을 형성하는 단계와,
    상기 금속 패턴을 포함하는 전체 구조 상부에 수분 침투 방지층 및 스핀-온-글래스층을 순차로 증착한 후, 희생 산화막을 증착하고 연마 공정을 실시하여 금속 패턴 상부에 스핀-온-글래스층이 남아있지 않도록 평탄화를 이루는 단계와,
    상기 평탄화된 전체 구조 상부에 제 2 층간 절연막을 증착하고 선택된 영역에 금속층이 노출되도록 콘택 홀을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 층간 평탄화 방법.
  11. 제 10항에 있어서,
    상기 제 1 층간 절연막은 1,000 Å 내지 10,000 Å의 두께로 증착하는 것을 특징으로하는 반도체 소자의 층간 평탄화 방법.
  12. 제 10항에 있어서,
    상기 포토레지스트 패턴은 0.5 ㎛ 내지 3.0 ㎛의 두께로 증착하는 것을 특징으로하는 반도체 소자의 층간 평탄화 방법.
  13. 제 10항에 있어서,
    상기 제 1 층간 절연막의 식각은 CF4, C2F6, CHF3, C3F8, C4F8등과 같은 탄소-불소계 가스를 식각 기체로 사용하는 것을 특징으로 하는 반도체 소자의 층간 평탄화 방법.
  14. 제 10항에 있어서,
    상기 SOG층은 1.1 내지 4.0의 유전 상수값을 가지는 유기계, 무기계 및 속이 빈 실리카 알맹이를 사용하는 것을 특징으로 하는 반도체 소자의 층간 평탄화 방법.
  15. 제 10항에 있어서,
    상기 금속층은 알루미늄 및 텅스텐중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 층간 평탄화 방법.
  16. 제 10항에 있어서,
    상기 희생산화막은 스핀-온-폴리머인 것을 특징으로 하는 반도체 소자의 층간 평탄화 방법.
  17. 제 15항에 있어서,
    상기 금속층이 알루미늄일 때 식각 공정에서 식각 기체로 염소계 가스를 사용하는 것을 특징으로 하는 반도체 소자의 층간 평탄화 방법.
  18. 제 15항에 있어서,
    상기 금속층이 텅스텐일 때 식각 공정에서 식각 기체로 황-불소계 가스를 사용하는 것을 특징으로 하는 반도체 소자의 층간 평탄화 방법.
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