KR100297921B1 - 층간절연막평탄화방법 - Google Patents
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Abstract
반도체 소자 제조 공정중 층간 절연막을 평탄화 하는 방법에 관한 것으로써, 박막층이 형성된 반도체 기판 상에 금속막을 증착시킨 후, 상기 증착된 금속막상에 감광막을 도포하고, 상기 감광막을 노광 현상에 의해 감광막 패턴을 형성한다.
그리고, 금속막을 식각하여 금속배선 패턴을 형성하고, 산화막을 상기 금속배선 패턴 사이에 도포한 후 상기 감광막을 제거한다.
그 다음, 상기 금속 박막층 및 산화막상에 TEOS 또는 절연막 등의 유전막을 도포하여 층간 절연막을 평탄화 시킴으로써, 후속 공정인 콘택(contact) 또는 VIA패턴의 공정 마진이 향상되며, 배선의 단선 또는 단락 등을 방지할 수 있어 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있다.
Description
본 발명은 층간 절연막 평탄화 방법에 관한 것으로, 더욱 상세하게는 반도체 소자 제조공정중 금속배선을 다층화함에 있어 각 금속 배선막의 층간 절연막을 평탄화하기 위한 공정에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 실리콘 기판 상에 1층만의 배선에서 배선 패턴 설계상의 자유도가 작아, 실질적인 배선이 길어짐으로써 기판 내 소자의 레이아웃에도 큰 제약이 가해진다. 이것에 반해서 금속 배선을 다층화 하면 아주 효율이 높은 설계가 가능하다. 즉, 칩 위에 배선을 통과시키는 스페이스를 고려하지 않고 각 소자가 레이아웃 되기 때문에 집적도 및 밀도가 향상되어 칩 사이즈가 축소된다. 그리고, 배선의 자유도가 증가하고, 패턴 설계가 용이해짐과 함께 배선 저항이나 전류용량 등의 설정을 여유를 가지고 할 수 있게 된다.
이러한 금속 배선의 다층화에서는 폴리 실리콘과 금속막 또는 금속막과 금속막간의 절연을 위한 층간 절연막 표면의 요곡이 현저해지기 때문에 표면에서의 배선의 오픈(open)이나 쇼트(short) 등이 발생하게 되는 데, 층간 절연막의 표면을 평탄화 함으로써 이를 방지할 수 있다.
그러면 도 1a 내지 도 1g를 참조하여 종래의 일반적인 반도체 제조 공정에서 층간 절연막 평탄화 방법을 그 공정 순서에 따라 간략히 설명한다.
도 1a에서와 같이 이미 형성되어 있는 하부 박막층(1) 위에 전자선 증착법 또는 스퍼터링 방법에 의해 금속막(2)을 증착시킨 다음 감광막(3)을 도포하고 노광 현상하여 감광막 패턴(3)을 형성한다.
그 다음, 상기에서 형성된 감광막 패턴(3)을 마스크로 하여 드러난 금속막(2)을 식각하여 도 1b에 도시되어 있는 바와 같이 금속막 패턴(2)을 형성시킨 후 1c에 도시되어 있는 바와 같이 남아 있는 감광막(3)을 제거한다.
그 후, 도 1d에 도시되어 있는 바와 같이 반도체 기판 전면에 막질이 우수한 제1 유전막층(4)을 증착하고, 도 1e에 도시되어 있는 바와 같이 요곡을 최소화하기 위해 SOG(spin on glass)공정을 이용하여 산화 실리콘막(5)을 증착한다.
반도체 기판(1)표면에 유기 용제로 녹인 유리를 회전 도포한 후, 열처리하여 산화 실리콘막(5)을 형성하는 공정을 SOG 공정이라 하는데, 이 공정에 의해 산화 실리콘막(5)을 도포할 경우, 금속막 패턴(2)사이에 형성되어 있는 갭에 잘 채워질 수 있다.
다음, 도 1f에 도시되어 있는 바와 같이 제2 유전막(6)을 10000Å∼15000Å이상 두껍게 증착한 후, 기계 화학적 연마(CMP : chemical mechanical polishing) 공정에 의해 도 1g와 같이 층간 절연막(6)을 평탄화한다.
이와 같이 종래의 층간 절연막(6)을 평탄화하는 방법에는 금속배선(2)이 밀접된 'B'지역이 그렇지 않은 'A'지역보다 최종적으로 높은 단차를 가지게 된다.
기계 화학적 연마법을 사용하여 평탄화하더라도 단차가 높은 부분 'B'지역에 형성되어 있는 금속배선 또는 절연막이 부분적으로 얇아지거나 벗겨져서 배선의 단선이나 단락 등이 발생하거나 층간의 절연이 불량해짐으로 인해 전류 집중에 의한 마이그레이션(migration)의 원인이 될 수도 있다.
따라서, 배선 표면의 단차는 후속 콘택(contact) 또는 VIA 패턴형성단계에서 고정 마진 감소 요인으로 작용하여 소자의 수율 및 신뢰성을 떨어뜨리는 문제점을 내포하고 있다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 그 목적은 층간 절연막의 금속배선 밀집 지역과 그렇지 않은 지역의 단차가 없도록 층간 절연막을 평탄화하는 층간 절연막 평탄화방법을 제공하는데 있다.
도 1a 내지 도 1g는 종래 기술에 의한 층간 절연막 평탄화 방법을 개략적으로 도시한 공정 순서도이고,
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 층간 절연막 평탄화 방법을 개략적으로 도시한 공정 순서도이다.
상기한 목적을 달성하기 위한 본 발명은, 박막층이 형성된 반도체 기판 상에 금속막을 증착시킨 후, 상기 증착된 금속막상에 감광막을 도포하고, 상기 감광막을 노광 현상하여 감광막 패턴을 형성한 다음, 금속막을 식각하여 금속배선 패턴을 형성하고, LPD 방법에 의해 습식 산화막을 상기 금속배선 패턴 사이에만 선택적으로 증착한 후 상기 감광막을 제거한 다음, 상기 금속 박막층 및 산화막상에 절연막을 형성하는 것을 특징으로 한다.
상기한 목적을 구체적으로 실현할 수 있는 본 발명의 실시예를 첨부한 도면을 참조로 상세히 설명한다.
도 2a 내지 도 2e는 본 발명의 일 실시예인 층간 절연막 평탄화 방법을 공정 순서에 따라 도시한 단면도로써, 도 2a에 도시되어 있는 바와 같이 먼저, 하부 박막층(11)상에 전자선 증착법 또는 스퍼터링 방법으로 금속막(12)을 증착시킨 다음 감광막(3)을 도포하여 노광 현상하여 감광막 패턴(13)을 형성한다.
한편, 현상 공정 후 잔류 용제를 증발시키기 위해 실시하는 하드 베이킹 공정에 있어서, 후속 공정인 산화막 증착 공저에서 감광막 패턴(13)을 보호하기 위해 하드 베이킹 공정의 일반적인 온도인 150℃정도보다 5∼20℃정도 높게, 좀더 정확하게는 약 10℃정도 높은 온도에서 실시한다.
다음, 감광막 패턴(13)을 마스크로 하여 도2b에 도시된 바와 같이 드러난 금속막(12)을 식각하여 금속배선 패턴(14)을 형성한 다음, LPD(liquid phase deposition) 방법을 이용하여 금속배선 패턴(14) 사이의 개베만 습식 산화막(15)을 선택적으로 증착한다. 이때, LPD 방법에 의한 습식 산화막(15)의 증착은 H2SiF에 H3BO3를 첨가한 수용액을 이용하여 상기 금속배선 패턴(14) 사이에 드러난 하부 박막층(11)상에 도2c에 도시된 바와 같이 산화실리콘과 같이 실리콘과 산소로 이루어진 제1 절연막인 습식 산화막(15)을 형성한다. 위와 같은 LPD(liquid phase deposition) 방법을 이용하여 습식 산화막(15)을 증착하면 유기 화합물인 감광막 패턴(13) 위에는 산화막(15)이 형성되지 않고, 도2c에 도시된 바와 같이 금속배선 패턴(14)이 형성된 하부 박막층(11)상에 노출된 부분, 즉 금속배선 패턴(14) 사이의 갭에만 제1 절연막인 습식 산화막(15)이 증착된다.
이 때, 산화막(15)의 두께는 금속배선(14)의 두께와 같거나 또는 조금 얇은 유사한 형태로 형성하고, 이러한 산화막(15) 두께의 조절을 용이하게 하부 위하여 H2SiF 수용액에 H3BO3가 첨가된 수용액을 금속배선 패턴(14)이 형성된 하부 박막층(11)상에 분무하는 방법으로 산화막(15)을 형성하고, 분무된 수용액과 웨이퍼 기판의 접촉하는 시간을 조절한다.
다음, 도2d에 도시된 바와 같이 금속배선 패턴(14)상에 제거되지 않은 감광막(13)을 통상적인 방법으로 제거하고, 최종 유전막으로 TEOS(tetra ethy1 orthosilicate) 또는 질화막과 같은 갭을 채우는 효과는 떨어지나 막질이 우수한 제2 절연막(16)을 제1 절연막인 습식 산화막(15)이 금속배선 패턴(14)과 유사하게 형성된 반도체 기판상에 도포하여 도2e에 도시되어 있는 바와 같이 평판화된 층간 절연막을 형성한다.
상기한 실시예는 가장 바람직한 실시예를 설명한 것으로써, 이에 한정되는 것은 아니며, 상기 실시예로부터 용이하게 설명할 수 있는 것도 본 발명에 포함된다.
이상에서와 같이 본 발명의 일 실시예서 층간 절연막을 우수하게 평탄화 시킬 수 있으므로 후속 공정인 콘택(contact) 또는 VIA패턴의 공정 마진이 향상되며, 배선의 단선 또는 단락 등을 방지할 수 있어 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있다.
Claims (9)
- 박막층이 형성된 반도체 기판 상에 금속막을 증착시키는 단계와;상기 금속막 상부에 감광막을 도포하고 노광 현상하여 감광막 패턴을 형성하는 단계와상기 감광막 패턴을 마스크로 상기 드러난 금속막을 식각하여 금속 배선 패턴을 형성하는 단계와;상기 금속 배선 패턴 사이의 갭에만 LPD 방법에 의해 선택적으로 습식 산화막을 증착하는 단계와;상기 금속 배선 패턴 상의 감광막 패턴을 제거하는 단계와;상기 금속 배선 패턴 및 습식 산화막 상에 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 층간 절연막 평탄화 방법.
- 청구항 1에 있어서, 상기 금속막 상부에 감광막을 도포하고 노광 현상하여 감광막 패턴을 형성하는 단계는,상기 감광막 패턴 형성후 하드 베이크를 실시하는 단계를 더 포함하는 것을 특징으로 하는 층간 절연막 평탄화 방법.
- 청구항 2에 있어서, 상기 하드 베이크는 일반적으로 실시하는 150℃보다 5℃내지 20℃ 정도 높은 온도에서 실시하는 것을 특징으로 하는 층간 절연막 평탄화 방법.
- 청구항 1에 있어서, 상기 금속 배선 패턴 사이의 갭에만 LPD 방법에 의해 선택적으로 습식 산화막을 증착하는 단계에서,상기 LPD 방법에 의한 습식 산화막의 증착은,
H2SiF H3BO3 - 청구항 4에서, 상기 습식 산화막은 상기 금속 배선 패턴의 두께와 같은 높이로 증착하는 것을 특징으로 하는 층간 절연막 평탄화 방법.
- 청구항 4에서, 상기 습식 산화막은 상기 금속 배선 패턴의 두께보다 조금 얇은 두께로 증착하는 것을 특징으로 하는 층간 절연막 평탄화 방법.
- 청구항 5 또는 6에 있어서, 상기 습식 산화막의 증착 두께를 조절하기 위하여 상기 금속 배선 패턴 사이의 갭 영역에 상기 수용액이 접촉되는 시간을 조절하는 것을 특징으로 하는 층간 절연막 평탄화 방법.
- 청구항 4에서, 상기 습식 산화막은 상기 수용액을 상기 금속 배선 패턴이 형성된 반도체 기판 상에 분무하여 증착하는 것을 특징으로 하는 층간 절연막 평탄화 방법.
- 청구항 1에서, 상기 절연막은 TEOS 또는 질화막으로 형성하는 것을 특징으로 하는 층간 절연막 평탄화 방법.
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