KR100250757B1 - 반도체 소자의 금속층간 절연막 형성 방법 - Google Patents
반도체 소자의 금속층간 절연막 형성 방법 Download PDFInfo
- Publication number
- KR100250757B1 KR100250757B1 KR1019970030089A KR19970030089A KR100250757B1 KR 100250757 B1 KR100250757 B1 KR 100250757B1 KR 1019970030089 A KR1019970030089 A KR 1019970030089A KR 19970030089 A KR19970030089 A KR 19970030089A KR 100250757 B1 KR100250757 B1 KR 100250757B1
- Authority
- KR
- South Korea
- Prior art keywords
- spin
- oxide film
- layer
- insulating film
- glass layer
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 금속층간 절연막 형성 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
반도체 소자에서 금속배선 층간 절연막의 평탄화를 위해 사용되고 있는 SOG(Spin On Glass)층은 셀(cell)지역의 금속배선층 상부보다 주변부(periphery) 지역의 금속배선 위에서 상대적으로 두껍게 남게되어 전기적 특성을 저하시키는 원인이 되며, 플라즈마에 의한 비아 홀 식각시 휨(bowing)현상을 유발시켜 반도체 소자의 신뢰성 및 수율을 떨어뜨리는 문제가 발생함.
3. 발명의 해결방법의 요지
층간 절연막 구조에서 SOG층이 차지하는 두께 비율을 상대적으로 감소시킴과 동시에, SOG층 가운데에 SOG층과 식각율이 비슷한 실리콘 산화막을 형성하므로써 SOG층을 두 부분으로 격리시켜 외부로부터 들어오는 수분의 통로를 줄여 누설전류, 핫 캐리어(hot-carrier)의 열화 및 필드 인버전(field inversion)등의 발생 가능성을 감소시키고 비아 콘택 홀의 휨 현상을 배제시켜 소자의 전기적 특성, 신뢰성 및 수율을 향상시킴.
4. 발명의 중요한 용도
반도체 소자의 금속층간 절연막 형성 공정.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 금속층간 절연막을 형성하는 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 각 층의 폴리(poly)배선 및 금속배선 간극이 좁아지고 그것들의 단차비가 증가되어 셀(cell)부분과 주변부(periphery) 지역간의 단차가 심화된다. 따라서 금속배선 층간 절연막의 평탄화를 위해 사용되고 있는 SOG막이 셀지역의 금속배선 상부보다 주변부 지역의 금속배선 위에서 상대적으로 두껍게 남게 된다. 도 1은 이와 같이 금속층간 절연막이 형성된 소자의 단면도이다. 이러한 층간 절연막 구조를 가진 소자에서는 SOG층(15) 내에 잔존하고 있는 수분과 외부로부터 들어오는 수분이 콘택과 연결된 SOG층(15)을 통해 자유롭게 이동하게 된다. 1차 금속배선(13)의 층덮힘이 불량할 경우 이러한 수분들이 트랜지스터 콘택으로 쉽게 빠져나가 콘택으로의 누설전류를 유발시킬 수 있으며, 핫 케리어, 필드 인버전(field inversion)등을 일으켜 전기적인 특성을 저하시키는 원인이 된다. 그리고 비아 콘택 홀이 뚫리는 곳에 SOG층(15)이 많이 남아있는 경우, 비아 홀 형성시 노출되는 SOG층(15)내에 잔존해 있는 메틸(-CH3) 그룹이 감광막 제거에 사용하는 산소 플라즈마에 의해 식각되어 비아 홀 측면의 휨(bowing) 현상을 유발시켜 금속의 층덮힘을 나쁘게 하고 단락까지 발생하게 한다. 도 1에서 도면부호 (11) 및 (12)는 실리콘 기판 및 산화막을 나타낸다.
따라서 본 발명은 SOG층의 두께 조절과 수분의 이동 통로를 차단하고, 비아 콘택 홀에서 산소 플라즈마에 노출되는 SOG층을 적게하여 콘택 측면의 휨(bowing) 정도를 감소시켜 소자의 전기적 특성, 신뢰성 및 수율 저하 등의 문제를 해결하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속층간 절연막 형성 방법은, 금속패턴이 형성된 반도체 기판 상부에 제 1 층간절연막을 증착하는 단계와, 상기 절연막 상부에 금속 패턴보다 낮게 제 1 스핀-온-글래스층을 형성하는 단계와, 상기 제 1 스핀-온-글래스층을 포함하는 전체 구조 상부에 산화막 및 제 2 스핀-온-글래스층을 순차적으로 증착하는 단계와, 상기 제 2 스핀-온-글래스층을 상기 산화막이 노출되도록 에치-백을 실시하는 단계와, 상기 제 2 스핀-온-글래스층을 포함하는 전체 구조 상부에 제 2 층간절연막을 형성하는 단계로 이루어진 것을 특징으로 한다.
도 1은 기존의 방법에 의해 금속층간 절연막을 형성한 소자의 단면도.
도 2(a) 내지 도 2(c)는 본 발명에 의한 금속 층간 절연막 형성 방법을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 및 21 : 실리콘 기판 12 및 22 : 산화막
13, 23A 및 23B : 금속층 14 및 24 : 제 1 금속층간 절연막
15 및 25 : 제 1 SOG(Spin On Glass)층 16 및 28 : 제 2 금속층간 절연막
26 : 실리콘 산화막 27 : 제 2 SOG층
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(c)는 본 발명에 의한 금속 층간 절연막 형성 방법을 설명하기 위한 단면도이다.
도 2(a)와 같이, 실리콘 기판(21)상에 형성된 산화막(22) 상부의 예정된 위치에 제 1 금속층(23A)이 형성된다. 상기 실리콘 기판(21)의 소정 부분이 노출되도록산화막(22)의 일부를 식각하여 콘택 홀을 형성한다. 콘택 홀을 매립하여 제 2 금속층(23B)을 형성한 후, 그 위에 제 1 금속층간 절연막(24)을 증착하고 평탄 절연막인 제 1 SOG층(25)을 형성한다. 이 때 형성되는 제 1 SOG층(25)의 두께를 조절하기 위해 점성이 비교적 낮고, 유기물의 농도가 0.1 % ∼ 10 % 이내인 낮은 농도의 SOG 용액을 사용하여 3000 rpm ∼ 10000 rpm의 높은 속도로 제 1 SOG층(25)을 도포한다. 이 방법은 웨이퍼(wafer)를 0.1 초 내지 1.0 초 동안 순간적으로 고속회전 시킨 후 20 초 내지 120초간 고정시켜 SOG 용액이 리플로우(re-flow)되도록 하여 평탄도를 향상시키는 방법이다. 이 과정에서 제 1 SOG층(25)의 두께를 제 1 금속층(23A) 및 제 2 금속층(23B) 보다 낮게 도포하여, 제 1 SOG층(25)이 각각 격리되도록 한다.
한편 도포된 제 1 SOG층(25)을 경화시킨 후 본 발명에서 사용되는 SOG층(25)과 비슷한 식각율을 가지는 실리콘 산화막(26)을 500 Å ∼ 10000 Å 정도로 증착한다. 이 때 실리콘 산화막(26) 대신 질화 실리콘 산화막이나 오존 TEOS막을 사용할 수도 있다.
그런데 위와 같은 과정으로 절연막들을 형성하게 되면 층간 절연막의 국부적인 평탄화가 미흡하게 되어 후속 공정인 금속배선 형성시 마스크 공정 및 식각 공정에 많은 어려움이 따르게 된다. 따라서 도 2(b)와 같이 얇게 도포한 제 1 SOG층(25) 위로 증착된 실리콘 산화막(26) 상부에 제 2의 SOG층(27)을 500 Å ∼ 3000 Å 이내의 두께로 형성한다. 그 결과로 셀과 주변부 사이의 단차를 줄일 수 있는 효과를 얻을 수 있고, 제 2 SOG층(27)을 에치-백(etch-back) 함으로써 셀 지역에 비해 상대적으로 단차가 낮은 주변부의 금속층 위에 존재하는 SOG층(27)을 완전히 제거 할 수 있는 공정 여유를 확보할 수 있다.
그리고 제 1 SOG층(25)의 경우와 마찬가지로 제 2 SOG층(27)을 경화시킨 후 상부에 도 2(c)와 같이 제 2 금속층간 절연막(28)을 증착한다. 그 후, 금속층(23A)이 노출되도록 제 2 금속층간 절연막(28), 제 2 SOG층(27), 실리콘 산화막(26) 및 제 1 금속층간 절연막(24)의 일부를 식각한다. 그 결과 비아 홀이 형성된다.
본 발명에 의한 방법으로 금속층간 절연막을 형성할 경우 종래의 보호막에서 나타나는 전기적 특성의 문제를 해결할 수 있고, 후속 공정인 비아 콘택 형성 과정에서 산소 플라즈마에 노출되는 비아 콘택 홀 측면의 SOG층(27)의 두께가 상대적으로 줄어들었기 때문에 SOG층(27)의 휨 정도가 매우 작아진다. 따라서 제 2 금속배선의 층덮힘이 개선되어 소자의 신뢰성 및 수율 향상을 기대할 수 있다.
상술한 바와 같이 본 발명에 의하면, 층간 절연막 구조에서의 SOG막이 차지하는 두께 비율을 상대적으로 감소시켜 외부로부터 들어오는 수분 등의 통로를 줄임으로써 누설전류, 트랜지스터 핫 캐리어의 열화 및 필드 인버전 발생 가능성을 감소시킬 수 있고, 비아 콘택 홀 측면의 휨현상을 감소시켜 상부 금속배선 형성시 금속 층덮힘이 개선되어 소자의 전기적 특성, 신뢰성 및 수율을 높일 수 있다. 또한 SOG층의 에치-벡 타겟을 높게 할 수 있어 셀 지역에 비해 상대적으로 단차가 낮은 주변부의 금속층 위에 존재하는 SOG층을 완전히 제거할 수 있는 공정 여유를 확보할 수 있다.
Claims (6)
- 금속패턴이 형성된 반도체 기판 상부에 제 1 층간절연막을 증착하는 단계와, 상기 절연막 상부에 금속 패턴보다 낮게 제 1 스핀-온-글래스층을 형성하는 단계와, 상기 제 1 스핀-온-글래스층을 포함하는 전체 구조 상부에 산화막 및 제 2 스핀-온-글래스층을 순차적으로 증착하는 단계와, 상기 제 2 스핀-온-글래스층을 상기 산화막이 노출되도록 에치-백을 실시하는 단계와, 상기 제 2 스핀-온-글래스층을 포함하는 전체 구조 상부에 제 2 층간절연막을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 금속층간 절연막 형성 방법.
- 제1항에 있어서, 상기 제 1 스핀-온-글래스층 및 제 2 스핀-온-글래스층은 0.1 % 내지 10 % 정도의 낮은 농도의 유기물을 함유한 스핀-온-글래스 용액을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속층간 절연막 형성 방법.
- 제1항에 있어서, 상기 제 1 스핀-온-글래스층 및 제 2 스핀-온-글래스층은 웨이퍼를 0.1 초 내지 1.0 초 동안 3000 내지 10000 rpm의 속도로 순간 고속회전 시킨 후 20 초 내지 120 초간 정지하여 SOG용액이 리플로우(re-flow)되도록 하여 평탄하게 형성하는 것을 특징으로하는 반도체 소자의 금속층간 절연막 형성 방법.
- 제1항에 있어서, 상기 산화막은 실리콘 산화막, 질화 실리콘 산화막 및 오존 TEOS막 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 금속층간 절연막 형성 방법.
- 제1항에 있어서, 상기 산화막은 500 Å 내지 10000 Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속층간 절연막 형성 방법.
- 제1항에 있어서, 상기 제 2 스핀-온-글래스층은 500 Å 내지 3000 Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속층간 절연막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970030089A KR100250757B1 (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 금속층간 절연막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970030089A KR100250757B1 (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 금속층간 절연막 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990005871A KR19990005871A (ko) | 1999-01-25 |
| KR100250757B1 true KR100250757B1 (ko) | 2000-05-01 |
Family
ID=19512892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970030089A KR100250757B1 (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 금속층간 절연막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100250757B1 (ko) |
-
1997
- 1997-06-30 KR KR1019970030089A patent/KR100250757B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990005871A (ko) | 1999-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0667036B1 (en) | Chip interconnection having a breathable etch stop layer | |
| KR100494955B1 (ko) | 유동성희생산화물을이용하는이중다마신법을사용한다층동일평면금속/절연체막형성방법 | |
| KR100675722B1 (ko) | 반도체 웨이퍼 장치 및 그 제조 방법 | |
| JPH0613470A (ja) | 半導体装置およびその製造方法 | |
| US5665657A (en) | Spin-on-glass partial etchback planarization process | |
| KR100382376B1 (ko) | 반도체 장치 및 그의 제조방법 | |
| JPH10335458A (ja) | 半導体装置及びその製造方法 | |
| KR20010033345A (ko) | Ｈｓｑ로 갭이 채워진 패턴화된 전도성층들에 대한 매우완전한 보더리스 비아들 | |
| KR100250757B1 (ko) | 반도체 소자의 금속층간 절연막 형성 방법 | |
| JPH10163198A (ja) | 半導体装置およびその製造方法 | |
| KR100246805B1 (ko) | 반도체 소자의 층간 평탄화 방법 | |
| KR100315455B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100221583B1 (ko) | 반도체 소자의 금속 층간 절연막 형성 방법 | |
| KR100518895B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100406733B1 (ko) | 반도체 소자의 제조 방법 | |
| KR920000629B1 (ko) | 에치백 공정을 이용한 반도체 장치의 제조방법 | |
| KR100299332B1 (ko) | 반도체 소자의 층간 절연막 제조 방법 | |
| JPH1050632A (ja) | 半導体装置の製造方法 | |
| KR100415988B1 (ko) | 반도체 장치의 비아홀 형성 방법 | |
| KR100214067B1 (ko) | 반도체 장치의 다층금속배선 형성방법 | |
| KR100875028B1 (ko) | 반도체 소자의 메탈 라인 형성 방법 | |
| KR100297921B1 (ko) | 층간절연막평탄화방법 | |
| KR20000033701A (ko) | 얕은 트랜치 아이소레이션(sti) 형성시 평탄화하는 공정을포함하는 반도체장치의 제조방법 | |
| KR100244713B1 (ko) | 반도체 소자의 제조방법 | |
| KR100532981B1 (ko) | 반도체소자 식각방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080102 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |