KR100221583B1 - 반도체 소자의 금속 층간 절연막 형성 방법 - Google Patents
반도체 소자의 금속 층간 절연막 형성 방법 Download PDFInfo
- Publication number
- KR100221583B1 KR100221583B1 KR1019960024949A KR19960024949A KR100221583B1 KR 100221583 B1 KR100221583 B1 KR 100221583B1 KR 1019960024949 A KR1019960024949 A KR 1019960024949A KR 19960024949 A KR19960024949 A KR 19960024949A KR 100221583 B1 KR100221583 B1 KR 100221583B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- forming
- peripheral circuit
- metal
- interlayer insulating
- Prior art date
Links
- 239000002184 metal Substances 0.000 title claims abstract description 52
- 238000000034 method Methods 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 title abstract description 9
- 239000012212 insulator Substances 0.000 title 1
- 239000011229 interlayer Substances 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 11
- 230000002093 peripheral effect Effects 0.000 claims description 20
- 239000010410 layer Substances 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007888 film coating Substances 0.000 description 1
- 238000009501 film coating Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
본 발명은 반도체 소자의 금속 층간 절연막 형성 방법에 관한 것으로, 하층 금속 패턴이 형성된 웨이퍼 상부에 1차 금속 층간 절연막을 형성한 후 SOG(또는 SOP)막을 도포하고, SOG(또는 SOP)막을 주변 회로 지역의 하층 금속 패턴이 노출될 때까지 전면 식각 공정으로 식각한 후, O3-TEOS 산화막을 형성하여 금속 층간 절연막의 평탄화를 이루는 방법이 기술된다.
Description
제1a도 내지 제1f도는 본 발명의 실시예에 의한 반도체 소자의 금속 층간 절연막 형성 방법을 설명하기 위해 도시된 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 하부 구조층 2 : 하층 금속 패턴
3 : 1차 금속 층간 절연막 4A : 평탄 절연막
4B : 잔류 평탄 절연막 5 : O3-TEOS 산화막
6 : 비아홀 7 : 상층 금속 패턴
10 : 웨이퍼 20 : 셀 지역
30 : 주변 회로 지역 40 : 광역 굴곡부
본 발명은 다중 배선 구조를 갖는 반도체 소자의 금속 층간 절연막 형성 방법에 관한 것으로, 특히 셀 지역과 주변 회로 지역 사이에 광역 단차(global topology)를 가지는 소자에 있어서, 상층과 하층의 금속 배선을 신뢰성있게 형성할 수 있도록 금속 층간 절연막을 평탄화하는 방법에 관한 것이다.
다중 금속 배선 사이의 평탄화에 주로 사용되는 기술은 SOG(SPIN-ON GLASS)평탄화, O3-TEOS 산화막 평탄화, SOG 부분 전면 식각 평탄화 및 O3-TEOS 산화막 + SOG 전면 식각 평탄화 등이 있다.
상기의 평탄화 기술에서 각각 장단점이 있는데, 먼저 SOG 평탄화의 경우 금속 패턴간의 간극 매립 효과 및 평탄화 특성은 우수한 반면, 비아홀 내에 SOG가 노출되어 비아 형성시 측벽면 굴곡 현상이나 수분 방출 현상 등에 의해 상층 금속 층의 작은 크기 비아를 통한 배선을 어렵게 만들어 비아 배선의 신뢰성을 저하시킬 수 있다. 둘째, O3-TEOS 산화막 평탄화의 경우는 비아 배선의 신뢰성은 확보할 수 있는 반면, 하층 구조의 단차가 불량하거나, 주변 회로 지역등 패턴 사이의 간극이 넓을 경우 평탄화의 한계로 인하여 상층 금속선의 단선, 합선 및 가늘어지는 현상등을 발생시켜, 상층 금속 배선의 신뢰성을 저하시킬 수 있다. 셋째, SOG 부분 전면 식각 평탄화의 경우는 비아홀 측벽면의 SOG 노출 정도를 감소시킬 수 있어서 O3-TEOS 산화막 평탄화와 마찬가지로 비아 배선 측면에서는 양호하나, SOG 누출 정도를 감소시키고자 할수록 평탄성은 저하되기 때문에 한계를 가진다. 마지막으로 O3-TEOS 산화막 +SOG 전면 식각 평탄화의 경우는 평탄성이 우수하면서도 비아 측벽면에 SOG 노출을 억제할 수 있으므로 신뢰성있는 금속 배선을 이룰 수 있는 우수한 장점을 가지는 반면, SOG 전면 식각시 O3-TEOS 산화막과의 식각 선택비 제어 등의 공정상 난이도가 높고, 공정 마진이 작을 뿐만 아니라 O3-TEOS 산화막 하층 및 SOG 전면 식각후 그 상층에 절연막의 증착을 필요로 하기 때문에(SOG와 상층 금속선과의 격리를 위해) 공정수가 많고 제조 단가가 높다.
따라서, 본 발명은 금속 층간 절연막 평탄화 공정을 개선하여 상기한 문제점을 해결할 수 있는 반도체 소자의 금속 층간 절연막 형성 방법을 제공함에 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 웨이퍼 상부에 소정의 공정을 통해 셀 지역과 주변 회로 지역으로 된 하부 구조층을 형성하는 단계; 상기 셀 지역과 주변 회로 지역으로 된 하부 구조층 상부에 다수의 하층 금속 패턴을 형성하는 단계; 상기 다수의 하층 금속 패턴을 포함한 전체 구조 상부에 1차 금속 층간 절연막을 형성하는 단계; 상기 1차 금속 층간 절연막 상부에 평탄 절연막을 형성하는 단계; 상기 평탄 절연막을 상기 주변 회로 지역에 있는 상기 하층 금속 패턴이 노출될 때까지 전면 식각하여 잔류 평탄 절연막을 남기므로, 상기 주변 회로 지역이 평탄화되는 단계; 및 상기 잔류 평탄 절연막을 형성한 후 전체 구조 상부에 산화막을 증착하여 상기 주변 회로 지역뿐만 아니라 상기 셀 지역이 평탄화되는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제1a도 내지 제1f도는 본 발명의 실시예에 의한 반도체 소자의 금속 층간 절연막 형성 방법을 설명하기 위해 도시된 소자의 단면도이다.
제1a도를 참조하면 웨이퍼(10) 상부에 소정의 반도체 제조 공정을 통해 하부 구조층(1)이 형성되고, 하부 구조층(1) 상부의 선택된 영역에 다수의 하층 금속 패턴(2)이 형성된다. 다수의 하층 금속 패턴(2)을 포함한 전체 구조 상부에 1차 금속 층간 절연막(3)이 형성된다.
상기에서, 셀 지역(20)이 주변 회로 지역(30)보다 높기 때문에 단차에 의한 광역 굴곡부(40)가 형성된다. 셀 지역(20)의 하층 금속 패턴(2)은 선폭과 간격이 좁고 균일하게 형성되는 반면, 주변 회로 지역(30)의 하층 금속 패턴(2)은 선폭과 간격이 넓고 균일하지 않게 형성된다.
제1b도는 1차 금속 층간 절연막(3) 상부에 평탄 절연막(4A)이 형성된 것이 도시된다.
상기에서, 평탄 절연막(4a)은 탄소 성분을 함유한 유기계 SOG 또는 SOP(SPIN-ON POLYMER)를 사용하여 회전 방식으로 도포하고, 450℃ 이하에서 열(curing)공정을 실시하여 형성된다.
제1c도는 평탄 절연막(4a)을 주변 회로 지역(30)에 있는 하층 금속 패턴(2)이 노출될 때까지 전면 식각(etch-back)하여 잔류 평탄 절연막(4B)을 남긴 것이 도시된다.
상기의 공정에 의해 주변 회로 지역(30)은 평탄화된다. 전면 식각 공정은 산소 플라즈마를 이용한 것으로, 기존의 식각 장치, 광 감광막 제거 장치 혹은 플라즈마 증착 장비 등에서 이루어질 수 있고, 식각시 1차 금속 층간 절연막(3)이나 하부 구조층(1) 등의 식각 손실이 전혀 없이 단지 평탄 절연막(4A)만을 선택적으로 식각할 수 있다.
제1d도는 잔류 평탄 절연막(4B)을 형성한 후 전체 구조 상부에 O3-TEOS 산화막(5)을 증착하여 1차 금속 층간 절연막(3), 잔류 평탄 절연막(4B) 및 O3-TEOS 산화막(5)으로 된 금속 층간 절연막이 형성된 것이 도시된다.
상기에서, O3-TEOS 산화막(5)을 형성하므로, 산소 플라즈마에 의한 평탄 절연막(4A) 식각시 평탄성이 저하된 셀 지역(20)의 좁고 균일한 하층 금속 패턴(2)이 재평탄화되므로 하층 금속 패턴(2)은 전영역에서 완전히 평탄화되고, 또한 셀 지역(20)과 주변 회로 지역(30) 사이의 단차도 완화된다.
제1e도는 O3-TEOS 산화막(5) 및 1차 금속 층간 절연막(3)의 선택된 영역을 식각하여 주변 회로 지역(30)의 하층 금속 패턴(2)위에 다층 배선을 위한 비아홀(6)을 형성한 것이 도시된다.
상기에서, 비아홀(6)은 광 감광막 도포, 광 노출, 현상, 습식 식각 및 건식 식각 방식에 의해 형성된다. 비아홀(6) 측벽면에 SOG 또는 SOP로 된 평탄 절연막이 노출되지 않으므로 후속 상층 금속막의 비아를 통한 배선시 단선이나 공극(void)등의 악영향을 미치는, SOG막이 후퇴하여 형성되는 비아 굴곡 현상이나 SOG막내의 수분의 비아 내부에서의 방출 현상 등은 발생될 수 없다.
제1f도는 상층 금속 패턴(7)을 형성하여 비아홀(6)을 통하여 하층 금속 패턴(2)과 연결하여 다층 금속 배선을 완성시킨 것이 도시된다.
상술한 바와 같이 본 발명은 셀 지역과 주변 회로 지역의 단차가 큰 메모리 반도체 소자의 다층간 금속 배선에 있어서, 금속 선의 단선, 합선 및 비아홀 내에서의 단선 등을 억제하여 배선의 신뢰성을 증대시킬 수 있을 뿐만 아니라, 기존의 가장 신뢰성있는 공정인 O3-TEOS+SOG 전면 식각 평탄화 공정보다 공정이 용이하고 공정수가 감소된다. 따라서 수율 증대 및 공정 제조 단가에 있어서 효과를 가지며, 금속 배선 하부의 축전기 형성 공정 등에 있어서도 공정 마진을 확보할 수 있으므로 보다 고집적한 반도체 소자의 개발이 용이해 진다.
Claims (5)
- 웨이퍼 상부에 소정의 공정을 통해 셀 지역과 주변 회로 지역으로 된 하부 구조층을 형성하는 단계; 상기 셀 지역과 주변 회로 지역으로 된 하부 구조층 상부에 다수의 하층 금속 패턴을 형성하는 단계; 상기 다수의 하층 금속 패턴을 포함한 전체 구조 상부에 1차 금속 층간 절연막을 형성하는 단계; 상기 1차 금속 층간 절연막 상부에 평탄 절연막을 형성하는 단계; 상기 평탄 절연막을 상기 주변 회로 지역에 있는 상기 하층 금속 패턴이 노출될 때까지 전면 식각하여 잔류 평탄 절연막을 남기므로, 상기 주변 회로 지역이 평탄화되는 단계; 및 상기 잔류 평탄 절연막을 형성한 후 전체 구조 상부에 산화막을 증착하여 상기 주변 회로 지역뿐만 아니라 상기 셀 지역이 평탄화되는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 층간 절연막 형성 방법.
- 제1항에 있어서, 상기 전면 식각 공정은 산소 플라즈마를 이용하는 것을 특징으로 하는 반도체 소자의 금속 층간 절연막 형성 방법.
- 제1항에 있어서, 상기 평탄 절연막은 SOG를 사용하여 회전 방식으로 도포하고, 450℃ 이하에서 열공정을 실시하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 층간 절연막 형성 방법.
- 제1항에 있어서 상기 평탄 절연막은 SOP를 사용하여 회전 방식으로 도포하고, 450℃ 이하에서 열공정을 실시하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 층간 절연막 형성 방법.
- 제1항에 있어서, 상기 산화막은 O3-TEOS인 것을 특징으로 하는 반도체 소자의 금속 층간 절연막 형성방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960024949A KR100221583B1 (ko) | 1996-06-28 | 1996-06-28 | 반도체 소자의 금속 층간 절연막 형성 방법 |
| JP9165858A JPH1092934A (ja) | 1996-06-28 | 1997-06-23 | 半導体素子の金属層間絶縁膜形成方法 |
| CN97111872A CN1091946C (zh) | 1996-06-28 | 1997-06-27 | 形成半导体器件的层间绝缘膜的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960024949A KR100221583B1 (ko) | 1996-06-28 | 1996-06-28 | 반도체 소자의 금속 층간 절연막 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980005573A KR980005573A (ko) | 1998-03-30 |
| KR100221583B1 true KR100221583B1 (ko) | 1999-09-15 |
Family
ID=19464180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960024949A KR100221583B1 (ko) | 1996-06-28 | 1996-06-28 | 반도체 소자의 금속 층간 절연막 형성 방법 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH1092934A (ko) |
| KR (1) | KR100221583B1 (ko) |
| CN (1) | CN1091946C (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003142579A (ja) * | 2001-11-07 | 2003-05-16 | Hitachi Ltd | 半導体装置の製造方法および半導体装置 |
| KR100607363B1 (ko) | 2004-12-29 | 2006-08-01 | 동부일렉트로닉스 주식회사 | 저유전율 절연막을 이용한 금속간 절연막 및 그 형성방법 |
-
1996
- 1996-06-28 KR KR1019960024949A patent/KR100221583B1/ko not_active IP Right Cessation
-
1997
- 1997-06-23 JP JP9165858A patent/JPH1092934A/ja active Pending
- 1997-06-27 CN CN97111872A patent/CN1091946C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1177205A (zh) | 1998-03-25 |
| KR980005573A (ko) | 1998-03-30 |
| JPH1092934A (ja) | 1998-04-10 |
| CN1091946C (zh) | 2002-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6319820B1 (en) | Fabrication method for dual damascene structure | |
| US6054389A (en) | Method of forming metal conducting pillars | |
| US6280644B1 (en) | Method of planarizing a surface on an integrated circuit | |
| KR100221583B1 (ko) | 반도체 소자의 금속 층간 절연막 형성 방법 | |
| JP2000003915A (ja) | 集積回路にコンタクトプラグを形成し、同時に基板表面を平坦化する方法 | |
| KR100640430B1 (ko) | 듀얼 다마신 방법 및 이를 이용한 구리배선막 형성방법 | |
| JPH11186274A (ja) | デュアル・ダマスク技術 | |
| KR20010046324A (ko) | 반도체 소자의 접촉부 형성 방법 | |
| KR100591175B1 (ko) | 반도체 소자의 금속 배선의 층간 연결 구조의 제조 방법 | |
| KR100525088B1 (ko) | 이중 다마신 공정을 이용한 배선 형성 방법 | |
| KR20070080200A (ko) | 서로 다른 다공성 특성을 갖는 다층의 평탄화층을 이용하여반도체 기판 상에 듀얼 다마신 배선 구조를 형성하는 방법 | |
| KR100249389B1 (ko) | 비아 홀의 형성 방법 | |
| KR101036159B1 (ko) | 듀얼 다마신 방법을 이용한 금속 배선 형성 방법 | |
| KR100368979B1 (ko) | 반도체소자의다층금속배선형성방법 | |
| KR100427539B1 (ko) | 반도체소자의다중금속층형성방법 | |
| KR100524928B1 (ko) | 다마신 공정을 이용한 금속배선 형성방법 | |
| KR100365936B1 (ko) | 반도체소자의비아콘택형성방법 | |
| KR100243739B1 (ko) | 반도체 소자의 비아홀 형성방법(Method of forming via hole for semiconductor device) | |
| KR100290466B1 (ko) | 반도체소자의 제조방법 | |
| KR20000015122A (ko) | 반도체 소자의 바이어 컨택 형성 방법 | |
| KR20050066192A (ko) | 반도체소자의 콘택 형성방법 | |
| KR100456420B1 (ko) | 반도체 소자의 구리 배선 형성 방법 | |
| KR100723789B1 (ko) | 반도체 소자의 평탄화 방법 | |
| KR100415988B1 (ko) | 반도체 장치의 비아홀 형성 방법 | |
| KR19990048007A (ko) | 반도체 장치의 절연막 식각방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070518 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |