KR20070080200A - 서로 다른 다공성 특성을 갖는 다층의 평탄화층을 이용하여반도체 기판 상에 듀얼 다마신 배선 구조를 형성하는 방법 - Google Patents

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Abstract

서로 다른 다공성 특성을 갖는 다층의 평탄화면을 이용하여 반도체 기판 상에 듀얼 다마신 배선 구조를 형성하는 방법이 제공된다. 듀얼 다마신 배선 구조 형성 방법은 기판 상에 전기적 절연층을 형성하고, 상기 전기적 절연층의 적어도 일부를 관통하여 연장된 적어도 하나의 비아 홀을 형성하고, 상기 적어도 하나의 비아 홀을, 제1 다공성을 갖는 제1 전기적 절연 물질로 채우고, 상기 채워진 적어도 하나의 비아 홀을, 상기 제1 다공성보다 낮은 제2 다공성을 갖는 제2 전기적 절연 물질층으로 덮고, 상기 제2 전기적 절연 물질층을 선택적으로 에치백하여, 상기 적어도 하나의 비아 홀 내에 상기 제1 전기적 절연 물질의 제1 부분을 노출시키고, 상기 전기적 절연층을 선택적으로 에치백하여, 상기 적어도 하나의 비아 홀 내에 상기 제1 전기적 절연 물질의 제2 부분을 노출하는 트렌치를 정의하고, 상기 적어도 하나의 비아 홀로부터 상기 제1 전기적 절연 물질을 제거하는 것을 포함한다.
다공성 특성, 듀얼 다마신 배선

Description

서로 다른 다공성 특성을 갖는 다층의 평탄화층을 이용하여 반도체 기판 상에 듀얼 다마신 배선 구조를 형성하는 방법{Methods of forming dual-damascene interconnect structures on semiconductor substrates using multiple planarization layers having different porosity characteristics}
도 1a 내지 도 1d는 종래의, 듀얼 다마신 배선 구조를 지지하는 전기적 절연층의 패터닝 방법을 설명하기 위한 중간 구조물들의 단면도이다.
도 2a 내지 도 2g는 본 발명의 실시예들에 따른, 듀얼 다마신 배선 구조를 지지하는 전기적 절연층의 패터닝 방법을 설명하기 위한 중간 구조물들의 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
100 : 전기적 절연층 102 : 하드 마스크층
103 : 비아홀 104 : 제1 전기적 절연 물질층
104a : 전기적 절연 플러그 106 : 제2 전기적 절연 물질층
108 : 저온 산화층 110 : 반사방지층
112 : 마스크층
본 발명은 집적 회로 장치의 제조 방법에 관한 것으로, 좀 더 자세하게는, 메탈 배선 구조를 갖는 집적 회로 장치의 제조 방법에 관한 것이다.
집적 회로 장치를 형성하는 통상적인 방법은 구리(Cu)를 전기적 배선물질로 사용하는 싱글 및 듀얼 다마신 구조를 형성하는 것이다. 도 1a 내지 도 1d를 참조하면, 통상적인 방법은 하부 집적 회로 기판(미도시) 상에 전기적 절연층(10)을 형성하는 것을 포함한다. 이러한 전기적 절연층(10)은 저유전상수(low k)를 갖는 물질일 수 있고, 이는 인접한 도전층과 패턴(미도시) 간에 낮은 커패시터적 커플링(low capacitive coupling)을 유지하도록 한다. 전기적 절연층(10)은 다공성의 SiCOH일 수 있고, 이는 반도체 제조 공정에서 통상적으로 사용되는 다른 절연층과 비교할 때 초저유전상수(ultra-low k)를 갖는 물질로 취급된다. 전기적 절연층(10)약 500Å 내지 약 20,000Å 의 두께를 갖도록 형성될 수 있다. 하드 마스크 층은 약 50Å 내지 약 2,000Å 두께를 갖는 SiO2 층으로 형성될 수 있다. 전기적 절연층(10)과 하드 마스크층(12)은 합쳐서 IMD(Inter-Metal Dielectric)층으로 취급될 수 있다. 그 후, 선택적 에칭 단계는 도 1a에 도시된 바와 같이 마스크(미도시)를 이용되어 수행되어, 하드 마스크층(12)을 관통하고 적어도 일부의 전기적 절연층(10)을 관통하는 다수의 이격된 비아들(15)이 형성된다. 그 후, 평탄화층(14)이 하드 마스크층(12) 상과 다수의 비아들(15) 내에 컨포말하게 형성된다. 이러한 평탄화층(14)은 탄화수소 베이스의 폴리머와 같은 유기적 평탄화층(organic planarization layer(OPL))일 수 있고, 두께는 약 500Å 내지 약 10,000Å 일 수 있다.
도 1b를 참조하면, 저온 산화층(LTO)(16)은 평탄화층(14) 상에 약 100Å 내지 약 2,000Å 두께로 도포된다. 선택적으로 반사 방지층(ARC)(18)이 저온 산화층(16) 상에 도포된다. 반사 방지층(18)은 탄화수소 베이스의 폴리머 물질로 이루어질 수 있고, 약 100Å 내지 약 1,000Å 두께를 가질 수 있다. 포토레지스트 물질층이 도포되고, 이는 패터닝되어 반사방지층(18)을 노출하는 개구부를 갖는 마스크(20)가 될 수 있다. 그 후, 도 1c를 참조하면, 반응성 이온 에칭(Reactive Ion Etching) 단계가 선택적으로 수행되어, 반사 방지층(18), 저온 산화층(16), 평탄화층(14), 하드 마스크층(12) 및 전기적 절연층(10)을 순차적으로 에칭하여 IMD층 내에 다수의 트렌치(22a, 22b, 22c)를 형성한다. 마스크(20), 반사 방지층(18), 저온 산화층(16)은 또한 다수의 에칭 단계를 통해서 제거된다. 마지막으로 도 1d를 참조하면, 평탄화층(14a)에서 남겨진 부분은 하드 마스크층(12a), 비아 홀로부터 제거되어, 배선 트렌치(22a', 22b', 22c')를 노출한다. 배선 트렌치(22a', 22b', 22c')는 이후에 전기적 도전 물질(예를 들어, 구리)로 채워진다. 이러한 제거 단계는 애싱 단계를 이용하여 수행한다.
본 발명이 속하는 기술의 당업자는, 평탄화층(14)이 하부 토폴로지의 차이(underlying topology difference)의 변화를 보상하는 역할을 하고, 그로 인해 이후에 진행될 리소그래피 단계에서 프로세스 윈도우(process window)가 넓어짐을 이해할 것이다. 게다가, 평탄화층(14)은 상대적으로 반응성 이온 에칭(RIE)에 대해 내구성이 좋은 물질로 이루어지므로, 에칭 동안 하부의 IMD 층으로 마스크(20)의 패턴이 잘 전달되도록 하는 좋은 패턴 전송 매체(good pattern transfer medium)로써 역할을 할 수 있게 한다. 그런데, 전기적 절연층(10)에 애싱 데미지를 줄이기 위해서는, 상대적으로 약한(mild) 애싱 공정을 이용하여 평탄화층(14a)의 남아있는 부분을 제거해야 한다. 하지만, 상대적으로 약한 애싱 공정을 사용하게 되면, 애싱 공정이 종료된 후에 비아(15) 내에 평탄화층의 잔유물이 형성될 수 있다. 또한, 반응성 이온 에칭(RIE) 바이어스(bias)가 줄어들어 평탄화층(14)의 두께가 줄어듬에 따라 평탄화층(14)의 반응성 이온 에칭(RIE)의 내구성을 증가시키는 것은, 비아(15) 내에 평탄화층 잔유물이 형성될 가능성이 높아지게 한다.
본 발명이 이루고자 하는 기술적 과제는, 비아 홀 내에 평탄화층의 잔유물을 남지 않는 반도체 집적 회로 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 기판 상에 전기적 절연층을 형성하고, 상기 전기적 절연층의 적어도 일부를 관통하여 연장된 적어도 하나의 비아 홀을 형성하고, 상기 적어도 하나의 비아 홀을, 제1 다공성을 갖는 제1 전기적 절연 물질로 채우고, 상기 채워진 적어도 하나의 비아 홀을, 상기 제1 다공성보다 낮은 제2 다공성을 갖는 제2 전기적 절연 물질층으로 덮고, 상기 제2 전기적 절연 물질층을 선택적으로 에치백하여, 상기 적어도 하나의 비아 홀 내에 상기 제1 전기적 절연 물질의 제1 부분을 노출시키고, 상기 전기적 절연층을 선택적으로 에치백하여, 상기 적어도 하나의 비아 홀 내에 상기 제1 전기적 절연 물질의 제2 부분을 노출하는 트렌치를 정의하고, 상기 적어도 하나의 비아 홀로부터 상기 제1 전기적 절연 물질을 제거하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 반도체 기판에 IMD(InterMetal Dielectric)층을 형성하고, 상기 IMD층을 관통하여 연장된 비아 홀을 형성하고, 상기 IMD층의 상부 표면 상과 상기 비아 홀을 채우도록 연장되고, 제1 다공성을 갖는 제1 전기적 절연 물질층을 형성하고, 상기 제1 전기적 절연 물질층을 충분한 시간 동안 평탄화하여 IMD층을 노출시켜, 상기 비아 홀 내에 상기 제1 다공성을 갖는 전기적 절연 플러그를 정의하고, 상기 IMD층의 상부 표면 상에 연장되고 상기 전기적 절연 플러그와 컨택하고 상기 제1 다공성보다 낮은 제2 다공성을 갖는 제2 전기적 절연 물질을 도포하고, 상기 IMD층과 상기 리세스된 전기적 절연 플러그를 선택적으로 에치백하여 트렌치를 정의하되, 상기 트렌치는 더 리세스된 전기적 플러그를 노출시키는 바닥(bottom)을 갖고, 상기 비아 홀로부터 더 리세스된 전기적 절연 플러그를 제거하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 2a는 기판(미도시) 상에 전기적 절연층(100)의 형성 단계를 설명한다. 이러한 전기적 절연층(100)은 약 500Å 내지 약 20,000Å 두께를 갖는 다공성의 SiCOH막으로 형성될 수 있다. 본 발명의 실시예들에서, 전기적 절연층(100)은 기판의 상면에 직접 형성될 수도 있고, 전기적 절연층(100)과 기판 사이에 적어도 하나의 개재된(intervening) 영역 또는 층이 위치할 수도 있다. 하드 마스크층(102)은 전기적 절연층(100) 상에 형성되고, 복합층(100과 102를 포함하는 층)이 메탈간 절연층(IMD)층으로 정의될 수 있다. 이러한 하드 마스크층(102)은 약 50Å 내지 약 2,000Å 의 두께를 갖는 SiO2 층으로 형성될 수 있다. 하드 마스크층(102)은 통상의 기술로 패터닝될 수 있고, 선택적 에칭 단계를 수행하여 전기적 절연층(100) 내에 다수의 비아 홀(103)을 정의할 수 있다. 이러한 비아 홀(103)들은 전기적 절연층(100)을 부분적으로 관통하도록 연장될 수도 있고, 도 2a에서와 같이, 전기적 절연층(100)을 완전히 관통하도록 연장될 수도 있다. 제1 다공성(예를 들어, 약 30% 의 다공성)을 갖는 제1 전기적 절연 물질(104)의 층은 하드 마스크층(102) 상과 다수의 비아 홀(103) 내에 컨포말하게(conformally) 도포될 수 있다. 제1 전기적 절연 물질층(104)는 약 500Å 내지 약 10,000Å의 탄화수소 베이스의 폴리머층일 수 있다. 여기서 좀더 설명하면, 제1 전기적 절연 물질층(104)의 다공성은 충분히 높아서, 그 결과 이어지는 공정 단계 동안에 발생되는 에칭(예를 들어, 반응성 이온 에칭(Reactive Ion Etching; RIE), 애싱 또는 화학적인 클리닝 공정 등에 의해 쉽게 제거될 수 있다.
도 2b를 참조하면, 평탄화 단계가 수행하여, 하드 마스크층(102)으로부터 제1 전기적 절연 물질층(104)의 일부를 제거한다. 이러한 평탄화 단계는 하드 마스크층(102)을 노출시키도록 충분한 기간 동안 수행되고, 이에 따라 다수의 비아 홀(103) 내에 다수의 전기적 절연 플러그(104a)가 정의된다. 이러한 평탄화 단계는 반응성 이온 에칭(RIE) 또는 화학적 기계적 연막(Chemically-Mechanically Polishing; CMP)를 이용할 수 있다. 도 2c를 참조하면, 평탄화된 제1 전기적 절연 물질층(104)의 상면에는, 제1 전기적 절연 물질층(104)보다 충분히 낮은 제2 다공성을 갖는 제2 전기적 절연 물질층(106)이 형성된다. 제2 전기적 절연 물질층(106)은 약 500Å내지 약 10,000Å 두께의 탄화 수소 베이스의 폴리머층일 수 있다. 여기서 좀 더 설명하면, 제2 전기적 절연 물질(106)의 다공성은 충분히 낮아서, 그 결과 이어지는 공정 단계들 동안에 에칭(예를 들어, RIE 에칭)에 충분히 견뎌낼 수 있다. 본 발명의 바람직한 실시예를 따르면, 제2 다공성에 대한 제1 다공성의 비율은 2.0보다 크다.
도 2d를 참조하면, 약 100Å내지 약 2,000Å 두께를 갖는 저온 산화층(low temperature oxide(LTO) layer)(108)은 제2 전기적 절연 물질층(106) 상에 도포된다. 산화층(108)을 형성한 후, 산화층(108) 상에 반사방지층(110)을 형성한다. 이러한 반사방지층(110)은 약 100Å내지 약 1,000Å 두께의 탄화수소 베이스의 폴리머층일 수 있다. 그 후, 반사방지층(110) 상에 포토리소그래피 마스크층(112)가 도포되고, 통상의 기술을 이용하여 패터닝되어 트렌치 마스크를 정의한다. 이어서, 도 2e를 참조하면, 제2 전기적 절연 물질층(106) 내에 개구부(114a, 114b, 114c)를 정의하는 단계가 수행된다. 이러한 트렌치를 정의하는 단계는 반응성 이온 에칭을 수행하여 저온 산화층(108)과 제2 전기적 절연 물질층(106)을 순차적으로 에칭하고, 하드 마스크층(102)을 부분적으로 에치하는 것(및 패턴된 층(108a, 106a, 102a)을 정의하는 것)을 포함한다. 이러한 에칭 단계는 결과적으로 다수의 전기적 절연 플러그(104a)를 노출시키게 되는데, 다수의 전기적 절연 플러그(104a)는 상대적으로 높은 다공성과 상대적으로 높은 에칭 경향성을 가질 수 있다. 반응성 이온 에칭을 통해서 노출됨에 따라, 전기적 절연 플러그(104a)는 비아 홀(130) 내에 리세스되어 더 짧은 플러그(104b)가 될 수 있다. 그 후, 마스크층(112) 및 반사 방지층(110)은 통상의 기술을 통해서 제거된다.
도 2f를 참조하면, 상대적으로 반응성 이온 에칭에 잘 견디는 패터닝된 제2 전기적 절연 물질층(106a)은, 하드 마스크층(102a(도 2f에서는 도102b로 도시))의 일부를 제거하고 전기적 절연층(100a) 내에 트렌치를 정의하고, 비아 홀(103) 내에 플러그(104c)를 정의하는 에칭 단계 동안 마스크로 사용될 수 있다. 또한, 이러한 에칭 단계는 패터닝된 저온 산화층(108a)을 제거하고, 제2 전기적 절연 물질층(106b)의 두께를 얇게 한다. 마지막으로 도 2g를 참조하면, 상대적으로 약하고(mild), 잔류물 형성이 적은 애싱 단계가 수행되어, 비아 홀(103) 내에서 상대적으로 높은 다공성의 플러그(104c)를 제거한다. 도면으로 도시하지 않았으나 도 2g의 중간 구조물에 부가적인 공정이 수행되어 듀얼 다마신 전기적 배선 구조(예를 들어, 듀얼 다마신 구리 배선 패턴)가 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 집적 회로 장치의 제조 방법에 따르면 서로 다른 다공성 특성을 갖는 다층의 평탄화층을 이용하여, 비아 홀 내에 평탄화층의 잔유물을 남지 않도록 할 수 있다.

Claims (11)

  1. 기판 상에 전기적 절연층을 형성하고,
    상기 전기적 절연층의 적어도 일부를 관통하여 연장된 적어도 하나의 비아 홀을 형성하고,
    상기 적어도 하나의 비아 홀을, 제1 다공성을 갖는 제1 전기적 절연 물질로 채우고,
    상기 채워진 적어도 하나의 비아 홀을, 상기 제1 다공성보다 낮은 제2 다공성을 갖는 제2 전기적 절연 물질층으로 덮고,
    상기 제2 전기적 절연 물질층을 선택적으로 에치백하여, 상기 적어도 하나의 비아 홀 내에 상기 제1 전기적 절연 물질의 제1 부분을 노출시키고,
    상기 전기적 절연층을 선택적으로 에치백하여, 상기 적어도 하나의 비아 홀 내에 상기 제1 전기적 절연 물질의 제2 부분을 노출하는 트렌치를 정의하고,
    상기 적어도 하나의 비아 홀로부터 상기 제1 전기적 절연 물질을 제거하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 덮는 단계 이전에 화학적 기계적 연마(Chemical-Mechanical Polishing; CMP)함으로써 상기 제1 전기적 절연 물질을 에치백하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 덮는 단계 이전에 반응성 이온 에칭(Reactive Ion Etching; RIE)함으로써 상기 제1 전기적 절연 물질을 에치백하는 반도체 집적 회로 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 선택적으로 제2 전기적 절연 물질층을 에치백하는 것은, 선택적으로 제2 전기적 절연 물질층 및 제1 전기적 절연 물질을 순차적으로 에치백하는 것을 포함하고,
    상기 선택적으로 전기적 절연층을 에치백하는 단계는 상기 전기적 절연층 및 상기 제1 전기적 절연 물질을 동시에 에치백하여 트렌치를 정의하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  5. 제 4항에 있어서,
    상기 전기적 절연층을 선택적으로 에치백하는 것은 상기 전기적 절연층 및 제1 전기적 절연 물질을 반응성 이온 에칭(RIE)함으로써 상기 전기적 절연층을 에치백하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  6. 제 4항에 있어서,
    상기 적어도 하나의 비아 홀을 형성하기 전에 상기 전기적 절연층 상에 하드 마스크층을 도포하는 반도체 집적 회로 장치의 제조 방법.
  7. 제 6항에 있어서,
    상기 덮는 단계 이전에 충분한 시간동안 상기 제1 전기적 절연 물질을 화학적 기계적 연마(CMP)함으로써 상기 전기적 절연 물질을 에치백하여, 상기 하드 마스크층을 노출시키는 반도체 집적 회로 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 선택적으로 제2 전기적 절연 물질층을 에치백하는 것은, 충분한 시간동안 상기 제2 전기적 절연 물질층을 선택적으로 에치백하여, 상기 하드 마스크층을 노출시키는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  9. 반도체 기판에 IMD(InterMetal Dielectric)층을 형성하고,
    상기 IMD층을 관통하여 연장된 비아 홀을 형성하고,
    상기 IMD층의 상부 표면 상과 상기 비아 홀을 채우도록 연장되고, 제1 다공성을 갖는 제1 전기적 절연 물질층을 형성하고,
    상기 제1 전기적 절연 물질층을 충분한 시간 동안 평탄화하여 IMD층을 노출시켜, 상기 비아 홀 내에 상기 제1 다공성을 갖는 전기적 절연 플러그를 정의하고,
    상기 IMD층의 상부 표면 상에 연장되고 상기 전기적 절연 플러그와 컨택하고,
    상기 제1 다공성보다 낮은 제2 다공성을 갖는 제2 전기적 절연 물질을 도포하고,
    상기 IMD층과 상기 리세스된 전기적 절연 플러그를 선택적으로 에치백하여 트렌치를 정의하되, 상기 트렌치는 더 리세스된 전기적 플러그를 노출시키는 바닥(bottom)을 갖고,
    상기 비아 홀로부터 더 리세스된 전기적 절연 플러그를 제거하는 것을 포함하는 집적 회로 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 더 리세스된 전기적 절연 플러그를 제거하는 것은, 애싱 공정을 이용하여 상기 비아 홀로부터 더 리세스된 전기적 절연 플러그를 제거하는 것을 포함하는 집적 회로 장치의 제조 방법.
  11. 제 9항에 있어서,
    상기 제2 다공성에 대한 제1 다공성의 비율은 2.0보다 큰 집적 회로 장치의 제조 방법.
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