JP3810309B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、レジストパターンの解像不良を防止する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置の多層配線を形成する方法として埋め込み配線（ダマシン）技術が有効である。その中でも、上層の配線が形成される配線溝と、前記上層配線と下層配線（又は基板）とを接続するビアホール（又はコンタクトホール）とを絶縁膜に形成した後、前記配線溝とビアホールとに同じ金属膜を埋め込んで配線とビアとを一体に形成するデュアルダマシン技術は、製造工程の簡略化及び迅速化により、製造コストを著しく低減することができるという利点がある。
【０００３】
また、多層配線構造において配線間の層間絶縁膜に低誘電率膜（Ｌｏｗ−ｋ膜）が用いられるようになってきている。これは、配線間容量を小さくすることによって、配線を通る信号の遅延を小さくするためである。
【０００４】
従来のビアファーストデュアルダマシン配線の形成方法の一例を以下に示す。
【０００５】
まず、下部Ｃｕ配線層８上に、基板側から第１のエッチングバリア膜７、第１の層間絶縁膜６、第２のエッチングバリア膜５、第２の層間絶縁膜４（低誘電率膜）、キャップ膜３（絶縁膜）の順に成膜した基板全面に反射防止膜を塗布し、反射防止膜表面に第１のフォトレジストパターン（ビアホール形成用）を形成し、これをエッチングマスクとして第１のエッチングバリア膜７が露出するまで反射防止膜、キャップ膜３、第２の層間絶縁膜４、第２のエッチングバリア膜５及び第１の層間絶縁膜６を選択的に連続してエッチングする。これによりビアホール２１が形成される（図９（ａ）参照）。
【０００６】
次に、アッシングや有機剥離液によって反射防止膜及び第１のフォトレジストパターンを除去した後（図９（ａ）参照）、基板全面に反射防止膜２を（ビアホール２１に完全に埋め込まないように）成膜し（図９（ｂ）参照）、反射防止膜２表面にフォトレジスト１を塗布し（図９（ｃ）参照）、塗布したフォトレジストを露光して第２のフォトレジストパターン１（配線溝形成用）を形成し（図９（ｄ）参照）、これをエッチングマスクとして第２のエッチングバリア膜５が露出するまで反射防止膜２、キャップ膜３及び第２の層間絶縁膜４を選択的に連続してエッチングする（図９（ｅ）（ｆ）参照）。これにより配線溝２２が形成される。
【０００７】
次に、アッシングや有機剥離液によって反射防止膜２及び第２のフォトレジストパターン１を剥離ないし除去した後、露出する第１のエッチングバリア膜７を下部Ｃｕ配線層８が露出するまでエッチバック法によりエッチングする（図９（ｇ）参照）。次に、下部Ｃｕ配線層８の一部が露出した基板を洗浄した後、基板上に（シード膜、メタルバリア膜を成膜した後）Ｃｕメッキ膜９をビアホール及び配線溝に埋め込まれるまで成膜し、その後、Ｃｕメッキ膜９及びキャップ膜３をＣＭＰ（Chemical Mechanical Polishing；化学的機械的研磨）を行うことによって平坦化（キャップ膜３が研磨されてほとんどなくなるまで）する（図９（ｈ）参照）。これにより、下部Ｃｕ配線層８と電気的に接続するデュアルダマシン配線９が形成される。
【０００８】
【発明が解決しようとする課題】
発明者らの実験によると、フォトレジストに従来の化学増幅型フォトレジスト組成物（ポジ型）を使用した場合、第２のフォトレジストパターン１を形成すると、ビアホール２１内（その近傍を含む）のフォトレジストは、露光されても解像せず、現像液で処理した後においても残留してしまうといった問題がでてきた（図９（ｄ）参照）。その基板表面の様子を図３（比較例）に示す。図３の比較例の各パターンを参照すると、本来ビアホールに相当する部分はその溝の影で黒く現されるが、この比較例では溝による黒い影が現れず、ビアホール内にフォトレジストが埋まってしまうものが生じる。
【０００９】
このような問題が生ずる原因は、発明者らの知見によれば、前処理（加熱処理、ＵＶ処理、酸素プラズマ処理等）をしないで反射防止膜及び化学増幅型フォトレジスト組成物を塗布し露光した場合、基板表面（層間絶縁膜のビアホール壁面など）に付着或いは染み込んでいた塩基性化合物や水分などの汚染物質が、反射防止膜及びフォトレジストのベーク（プリベ−ク；溶剤の除去）の際に反射防止膜を通り抜けてフォトレジスト中に浸入するからである。
【００１０】
すなわち、ビアファーストデュアルダマシン法では、ビアホールをエッチング形成した後、ビアホール形成用のレジストパターンを除去するためにアルカリ性の有機剥離液を使用する。この有機剥離液に含まれている塩基性化合物（アミン成分）や、空気中の水分や浮遊塩基性物質等の汚染物質がビアホールの壁面（層間絶縁膜）に付着或いは染み込んで濃縮される。その後、ビアホールの壁面を含む基板表面に配線溝用の反射防止膜及びフォトレジスト（化学増幅ポジ型フォトレジスト組成物）を塗布し、プリベークすると、ビアホールの壁面に濃縮されていた汚染物質がビアホールの壁面から反射防止膜を通り抜けてフォトレジスト中に汚染物質が浸入する。浸入した汚染物質（アミン成分など）は、露光の際、フォトレジスト（化学増幅ポジ型フォトレジスト）中の酸発生剤の光分解によって発生した触媒酸（Ｈ＋）と中和する。この汚染物質と酸触媒の中和反応が起こると、フォトレジスト中の酸触媒が失活（不足）する（これをポイゾニングという）。酸触媒が失活している領域のフォトレジストは、露光しても現像液に可溶な物質に変化（極性変化）できなくなる（例えば、アセタール基等の保護基が脱保護し、ヒドロキシル基へ変化する連鎖反応が起こりにくくなる）。現像液に可溶な物質に変化しなかった領域（ビアホール内ないしはその近傍）のフォトレジストは、現像液に溶けずに残留することになる。その結果、ビアホール内ないしはその近傍においてレジストパターンの解像不良が発生する。
【００１１】
また、発明者らの実験によると、従来の化学増幅型フォトレジストは、ポイゾニングが起こる条件の下では、３０秒間現像を行なった場合、ビアホールのない場合では良好なレジストパターンを解像できたが、ビアホール周辺部ではポイゾニングの程度がひどく、レジストパターンが解像不良を起こした。また、現像時間を６０秒間に延ばすことでポイゾニングに対する耐性を向上させることができるが、解像性は不十分であった。
【００１２】
さらに、発明者らの実験によると、このような問題（解像不良）は、層間絶縁膜４、６について従来のシリコン酸化膜から低誘電率絶縁膜（Ｌｏｗ−ｋ膜；比誘電率ｋ＜４．０）を用いると、ますます顕著になることがわかった。つまり、低誘電率絶縁膜を用いた場合、現像液に溶けずに残留する領域（露光されても解像されないフォトレジスト）が拡大してしまうといった問題が生じた。
【００１３】
このような問題が生ずる原因は、発明者らの知見によれば、低誘電率膜（ｌｏｗ−ｋ膜）は、分子構造内に間隔を有する多孔質膜である場合が多く、低誘電率化が進むにつれ分子構造内に間隔（細孔）が増える傾向があるため、通常の層間絶縁膜（ＳｉＯ２）よりも多くの汚染物質が付着（吸着）或いは染み込みやすくなるからである。その結果、低誘電率膜からフォトレジスト中に浸入する汚染物質の量がシリコン酸化膜のときよりも増加し、レジストパターンの解像不良が発生する領域が拡大する。
【００１４】
このような残留したフォトレジストは、キャップ膜３表面におけるビアホール周縁部を覆い、配線溝２２をエッチング形成する際、残留したフォトレジストがキャップ膜３上でかさとなって、ビアホールの外周領域にキャップ膜３ないし第２の層間絶縁膜４からなる先細で円筒状の突起物１０ができてしまう（図９（ｇ）参照）。層間絶縁膜に低誘電率膜（Ｌｏｗ−ｋ膜）を用いた場合には、突起物１０は大きくなる。このような突起物１０が残った状態でＣｕデュアルダマシン配線９を形成すると、突起物１０によってデュアルダマシン配線９におけるビア部と配線部との分離或いは接続不良が生じ、デュアルダマシン配線９におけるビア部と配線部の電気的な接続が不十分となる（図９（ｈ）参照）。その結果、半導体装置の信頼性が低下してしまう。
【００１５】
本発明の第１の目的は、表面に段差を有する基板のレジストパターニングに適した半導体装置の製造方法を提供することである。
【００１６】
本発明の第２の目的は、低誘電率膜を有する基板のレジストパターニングに適した半導体装置の製造方法を提供することである。
【００１７】
本発明の第３の目的は、製造工程の簡略化及び迅速化に適した半導体装置の製造方法を提供することである。
【００１８】
本発明の第４の目的は、良好なレジストパターンが形成された半導体基板を提供することである。
【００１９】
本発明の第５の目的は、前記半導体装置の製造方法に適した化学増幅型フォトレジスト組成物を提供することである。
【００２２】
【課題を解決するための手段】
本発明の第１の視点においては、半導体装置の製造方法において、第１のレジストパターンを用いてエッチングされた基板から、少なくとも塩基性化合物を含む有機剥離液を用いて、前記第１のレジストパターンを剥離する工程と、前記エッチングにより形成された段差部の側壁面に、分子構造内にシリコン酸化膜よりも多くの細孔を有する層間絶縁膜が露出した基板上に、ベース樹脂１００ｇ当たり塩基性化合物を１ｍｍｏｌ以上かつ１００ｍｍｏｌ以下の範囲で添加した化学増幅型フォトレジスト組成物を用いてレジスト膜を成膜し、前記レジスト膜の所定の領域を露光することによって第２のレジストパターンを形成する工程と、を含むことを特徴とする。
【００２３】
本発明の第２の視点においては、半導体装置の製造方法において、第１のレジストパターンを用いてビアホールを形成した基板から、少なくとも塩基性化合物を含む有機剥離液を用いて、前記第１のレジストパターンを剥離する工程と、前記エッチングにより形成された段差部の側壁面に、分子構造内にシリコン酸化膜よりも多くの細孔を有する層間絶縁膜が露出した基板上に、ベース樹脂１００ｇ当たり塩基性化合物を１ｍｍｏｌ以上かつ１００ｍｍｏｌ以下の範囲で添加した化学増幅型フォトレジスト組成物を用いてレジスト膜を成膜し、前記レジスト膜の所定の領域を露光することによって配線溝の形成に用いる第２のレジストパターンを形成する工程と、を含むことを特徴とする。
【００２５】
また、前記層間絶縁膜は、比誘電率４未満の低誘電率膜であることが好ましい。
【００２６】
また、前記化学増幅型フォトレジスト組成物は、ベース樹脂１００ｇ当たり塩基性化合物を２ｍｍｏｌ以上かつ５０ｍｍｏｌ以下の範囲で添加した化学増幅型フォトレジスト組成物であることが好ましい。
【００２７】
また、前記化学増幅型フォトレジスト組成物は、ベース樹脂１００重量部に対し酸発生剤を０．２重量部以上かつ２０重量部以下の範囲で添加した化学増幅型フォトレジスト組成物であることが好ましく、特に、ベース樹脂１００重量部に対し酸発生剤を０．５重量部以上かつ１０重量部以下の範囲で添加した化学増幅型フォトレジスト組成物であることが好ましい。
【００２９】
また、前記半導体装置の製造方法において、前記レジスト膜の所定の領域を露光した後、現像液を用いて３０秒間以上現像を行なうことが好ましく、特に、６０秒間以上現像を行なうことが好ましい。
【００３１】
【発明の実施の形態】
半導体装置の製造方法において、第１のレジストパターンを用いてエッチングされた基板から、少なくとも塩基性化合物を含む有機剥離液を用いて、前記第１のレジストパターンを剥離する工程と、前記エッチングにより形成された段差部（図１（ａ）の２１）の側壁面に、分子構造内にシリコン酸化膜よりも多くの細孔を有する層間絶縁膜が露出した基板上に、ベース樹脂１００ｇ当たり塩基性化合物を１ｍｍｏｌ以上かつ１００ｍｍｏｌ以下の範囲で添加した化学増幅型フォトレジスト組成物を用いてレジスト膜（図１（ｃ）の１）を成膜し、前記レジスト膜の所定の領域を露光することによって第２のレジストパターン（図１（ｄ）の１）を形成する工程と、を含むことにより、段差部分の近傍において付着等していた有機剥離液中のポイゾニング成分によってフォトレジストがポイゾニングを受けても、レジスト中の塩基性化合物の緩衝作用によって酸触媒の極端な濃度の低下が防止でき、露光部のレジストを現像液に対して可溶性（ポジ型の場合）又は難溶性（ネガ型の場合）のものに変化させることが可能となるので、良好なレジストパターンを形成することができる。
【００３２】
【実施例】
本発明の実施例１について図面を用いて説明する。図１は、本発明の実施例１に係る半導体装置の製造方法の各工程ごとの基板を模式的に示した部分断面図である。
【００３３】
まず、表面に露出するＣｕ下地配線８が形成された基板表面に、基板側から順にエッチングバリア膜７（ＳｉＣＮ；膜厚７０ｎｍ）、層間絶縁膜６（ＳｉＯ２；膜厚３５０〜４００ｎｍ）、エッチングバリア膜５（ＳｉＣ；膜厚５０ｎｍ）、層間絶縁膜４（シリコン酸化膜又はＬｏｗ−ｋ膜；膜厚３００ｎｍ）、キャップ膜３（ＳｉＯ２；膜厚２５０ｎｍ）をＣＶＤ（Chemical Vapor Deposition）法若しくは塗布法により成膜する（ステップＡ１、図１（ａ）参照）。
【００３４】
ここで、キャップ膜３は、ＳｉＯ２以外にもＳｉＮ、ＳｉＣ、ＳｉＯＮ、ＳｉＣＮなどのＣＭＰストッパ膜を用いてもよい。
【００３５】
層間絶縁膜４は、実施例ではシリコン酸化膜又はＬｏｗ−ｋ膜（ＨＳＱ膜（hydrogensilsesquioxane）；Ｓｉ−Ｈ含有ＳｉＯ２膜、膜形成方法は塗布法、比誘電率ｋ＜３．０）を用いているが、これ以外にも、ＳｉＯＦ、ＳｉＯＢ、ＢＮ、ＳｉＯＣ、多孔質シリカ膜などの無機絶縁膜、メチル基含有ＳｉＯ２、ポリイミド系膜、パリレン系膜、ポリテトラフルオロエチレン系膜、その他共重合膜、フッ素ドープアモルファスカーボン膜などの有機絶縁膜等のＬｏｗ−ｋ膜を用いてもよい。
【００３６】
エッチングバリア膜５は、ＳｉＣ以外にも、ＳｉＮ、ＳｉＯＮ、ＳｉＣＮ等でもよい。
【００３７】
層間絶縁膜６は、ＳｉＯ２以外にも、層間絶縁膜４と同様にＬｏｗ−ｋ膜を用いてもよい。
【００３８】
エッチングバリア膜７は、ＳｉＣＮ以外にも、エッチングバリア膜７として、ＳｉＣ、ＳｉＮ、ＳｉＯＮなどを適用してもよい。なお、エッチングバリア膜７は、エッチングの際の選択比を利用するケースでは、エッチングバリア膜５と異なる材料を使用する。
【００３９】
次に、キャップ膜３表面に反射防止膜形成用組成物を塗布（スピンコーティング）し、２００℃で９０秒間プリベークして膜厚５０ｎｍに調整した反射防止膜を成膜する（ステップＡ２）。その後、成膜した反射防止膜表面にフォトレジスト組成物（化学増幅ポジ型フォトレジスト組成物）を塗布（スピンコーティング）し、ホットプレートを用いて９５℃で９０秒間プリベークして膜厚６００ｎｍに調整したフォトレジスト膜を成膜する（ステップＡ３）。その後、フォトレジスト膜（化学増幅ポジ型フォトレジスト）を成膜した基板をＫｒＦエキシマレーザースキャナ（ニコン社製ＮＳＲ−Ｓ２０４Ｂ）を用いて最適な露光量とフォーカスで露光し、露光後直ちに１０５℃で９０秒間ポストベークし、現像液２．３８重量％のテトラメチルアンモニウムヒドロキシドの水溶液で６０秒間現像を行なう（ステップＡ４）。これにより、ビアホール形成用のレジストパターンが得られる。
【００４０】
ここで、反射防止膜形成用組成物は、ポリマー材料、吸光剤（吸光部位）、酸触媒、有機溶剤、水を含有する東京応化工業社製の反射防止膜形成用組成物（特開２００１−９２１２２号公報参照）又はクラリアント社製の反射防止膜形成用組成物（国際公開番号ＷＯ ００／０１７５２参照）を用いている。
【００４１】
フォトレジスト組成物は、本実施例では化学増幅ポジ型フォトレジスト組成物であり、ベース樹脂、酸発生剤、塩基性化合物、溶剤を含む。
【００４２】
ベース樹脂は、本実施例ではポリヒドロキシスチレンの一部が酸不安定基（保護基；アセタール基）によって保護されたもの（下記化学式１参照）であり、酸不安定基で保護された酸性官能基を有するアルカリ不溶性又は難溶性の樹脂であって、該酸不安定基が脱離したときにアルカリ可溶性となる樹脂である。このベース樹脂の重量平均分子量（Ｍｗ）は１０，５００である。このベース樹脂における酸不安定基による置換割合（保護率）は、３０モル％（フェノール性水酸基７０モル％）である。このベース樹脂の多分散度（Ｍｗ／Ｍｎ）は、１．１である（Ｍｎはベース樹脂の数平均分子量）。ベース樹脂は、ポリヒドロキシスチレン以外にも、ポリヒドロキシスチレンの誘導体のフェノール性水酸基の一部が酸不安定基によって保護されたものでもよい。この場合、このベース樹脂の重量平均分子量は、５，０００〜１００，０００とすることが好ましい。５，０００に満たないと成膜性、解像性に劣る場合があり、１００，０００を超えると、解像性に劣る場合があるからである。ベース樹脂における酸不安定基（保護基）は、アセタール基以外にも、下記化学式２の一般式（１）で示される基、下記化学式２の一般式（２）で示される基、炭素数４〜２０の三級アルキル基、各アルキル基がそれぞれ炭素数１〜６のトリアルキルシリル基、及び炭素数４〜２０のオキソアルキル基のうち１種又は２種以上であることが好ましい。ベース樹脂における酸不安定基による置換割合は、０〜８０モル％であり、特に１２〜７０モル％であることが好ましい。ベース樹脂について詳しくは、特開平１１−８４６３９号公報の段落［００４６］〜［００７５］、特開２００１−１９４７７６号公報の段落［００１１］〜［００１７］を参照されたい。なお、ベース樹脂は、ヒドロキシスチレン類とメタクリル酸エステル類からなる共重合体を用いたいわゆるＥＳＣＡＰ系ポリマー（特開２００１−１３９６９６号公報参照）を使用してもよいが、アセタール保護基を使用した場合に比較して解像不良が起こりやすかった。ただし、アセタール系ポリマーに矩形状を得る等の目的のため、レジスト解像性が劣化しない範囲で、ＥＳＣＡＰ系ポリマーを少量ブレンドすることも有効であった。また、ベース樹脂（ポリマー材料）に関しては、上述のようなＫｒＦエキシマレーザーリソグラフィーに用いられるものだけでなく、ＡｒＦエキシマレーザーリソグラフィー、Ｆ２エキシマレーザーリソグラフィー、電子線リソグラフィー等のリソグラフィーに用いる光源に適したポリマー材料を選択しても同様な効果が得られると考えられる。
【００４３】
【化１】
Figure 0003810309
【００４４】
【化２】
Figure 0003810309
【００４５】
酸発生剤は、本実施例ではＰＡＧ１〜５（下記化学式３参照）を用いており、その使用量（合計使用量）はベース樹脂１００重量部に対して１〜９．６重量部である。なお、酸発生剤は、ＰＡＧ１〜５以外にも、オニウム塩、ジアゾメタン誘導体、グリオキシム誘導体、β−ケトスルホン誘導体、ジスルホン誘導体、ニトロベンゼンスルホネート誘導体、スルホン酸エステル誘導体、イミド−イルスルホネート誘導体等が挙げられる。また、酸発生剤の使用量は、ベース樹脂１００重量部に対して０．２〜２０重量部であり、特に０．５〜１０重量部とすることが好ましい。０．２重量部に満たないと露光時の酸発生量が少なく、解像性が劣る場合があり、２０重量部を超えるとレジストの透過率が低下し解像性が劣る場合があるからである。酸発生剤について詳しくは、特開平１１−８４６３９号公報の段落［００７６］〜［００８４］、特開２００１−１９４７７６号公報の段落［００１８］〜［００２８］を参照されたい。
【００４６】
【化３】
Figure 0003810309
【００４７】
塩基性化合物（クエンチャー）は、本実施例ではトリエタノールアミン、トリ−ｎ−ブチルアミン、２−ブトキシピリジンのうち１種又は２種を用いており、その添加量は、本実施例ではベース樹脂１００ｇ当たり塩基性化合物１〜４．２ｍｍｏｌ（以下、単位をｍｍｏｌ／ｐｏｌｙ−１００ｇとする）である。なお、塩基性化合物（クエンチャー）は、これら以外にも、従来から用いられている第一級、第二級、第三級の脂肪族アミン類、混成アミン類、芳香族アミン類、複素環アミン類、カルボキシ基を有する含窒素化合物、スルホニル基を有する含窒素化合物、ヒドロキシ基を有する含窒素化合物、ヒドロキシフェニル基を有する含窒素化合物、アルコール性含窒素化合物、アミド誘導体、イミド誘導体等でもよい。また、塩基性化合物（クエンチャー）の使用量は、１〜１００ｍｍｏｌ／ｐｏｌｙ−１００ｇであり、特に、２〜５０ｍｍｏｌ／ｐｏｌｙ−１００ｇが好適である。１ｍｍｏｌ／ｐｏｌｙ−１００ｇに満たないと露光時の酸が一定に保持できなくなり、解像性が劣る場合があるからである。また、１００ｍｍｏｌ／ｐｏｌｙ−１００ｇを超えると、酸発生剤の添加量の増加、現像時間の延長、ベース樹脂の保護率の増加などを行っても、感度の調整が困難となるからである。好適な条件について、２ｍｍｏｌ／ｐｏｌｙ−１００ｇに満たないと、層間絶縁膜の材料の種類によっては、解像性が劣化する場合があるからである。また、５０ｍｍｏｌ／ｐｏｌｙ−１００ｇ以下としているのは、実用的な露光量（１Ｊ／ｃｍ２以下）を考慮したものである。塩基性化合物の種類等について詳しくは、特開平１１−８４６３９号公報の段落［００２７］〜［００４３］、特開２００１−１９４７７６号公報の段落［０００８］〜［０００９］及び［００３０］〜［００３３］を参照されたい。
【００４８】
有機溶剤は、本実施例ではプロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）、乳酸エチル（ＥＬ）のうち１種又は２種を用いており、その使用量は、本実施例ではベース樹脂１００重量部に対して溶剤６００重量部である。なお、有機溶剤は、これら以外にもベース樹脂、酸発生剤等が溶解可能なものであればよく、例えば、ケトン類、アルコール類、エーテル類、エステル類が挙げられ、これらの１種を単独で又は２種以上を混合して使用することができるが、これらに限定されるものではない。また、有機溶剤の使用量は、ベース樹脂１００重量部に対して溶剤１００〜５０００重量部がよく、特に３００〜２０００重量部が好ましい。有機溶剤について詳しくは、特開平１１−８４６３９号公報の段落［００４４］〜［００４５］、特開２００１−１９４７７６号公報の段落［００１０］を参照されたい。
【００４９】
次に、ビアホール形成用のレジストパターンを形成した基板をエッチングバリア膜７が露出するまで、表層から順に反射防止膜、キャップ膜３、層間絶縁膜４、エッチングバリア膜５、層間絶縁膜６を選択的に連続してドライエッチング（プラズマエッチング）によりエッチングする（ステップＡ５）。これにより、ビアホール（φ０．２μｍ）が形成される（図１（ａ）参照）。
【００５０】
次に、ビアホールが形成された基板からビアホール形成用のレジストパターンをＯ２プラズマアッシングし、その後、有機剥離液を用いて除去する（ステップＡ６）。これにより、基板断面は図１（ａ）の状態となる。
【００５１】
このとき、有機剥離液に含まれるアミン成分がビアホールにおいて露出した層間絶縁膜４、６に付着（吸着）若しくは染み込む。このとき（乾燥後）の層間絶縁膜４、６に付着している成分の同定を行った結果を図２に示す。図２は、実施例１のステップＡ６後のＬｏｗ−ｋ膜を有する基板に付着等した成分を純水に抽出させてキャピラリー電気泳動法（エレクトロフェログラム）によって同定したときの結果を示したグラフであり、同定した有機剥離液の成分を同定したものと対比させたものである。有機剥離液の成分は明らかにされていないが、有機剥離液の成分に係るグラフと基板に付着している成分に係るグラフを対比すると、ピークの現れる箇所がほぼ一致している。よって、レジストを剥離し乾燥した後においても基板に有機剥離液が付着等しているといえる。
【００５２】
一度、層間絶縁膜４、６に付着等したアミン成分を洗浄等で取り除くことは困難となる。層間絶縁膜４、６に付着等したアミン成分を低減させるために一定の熱処理等行なう場合があるが、完全にアミン成分を除去することは、他の配線層についての温度上の制約から技術的に困難である。ここで、有機剥離液は、市販の有機アルカリ系の混液であり、エチレンジアミン、モノエタノールアミン、メチルアミン、トリエタノールアミン、メチルモノエタノールアミン等のアミン成分が含まれているといわれているが、その化学組成などは明らかにされていない。なお、有機剥離液中に含まれているアミン成分について示唆する文献として特開平６−３３１５４１号公報、特開２００１−２２６６９６号公報及び特開２０００−８９４８８号公報を参照されたい。
【００５３】
次に、ビアホール形成用のレジストパターンを除去した基板表面に反射防止膜形成用組成物を塗布（スピンコーティング）し、２００℃で９０秒間プリベークして膜厚５０ｎｍ（キャップ膜３表面における膜厚）に調整した反射防止膜２を成膜する（ステップＡ７）。これにより、ビアホールにおいて、その側壁表面に薄く反射防止膜２が成膜され、その底の方に反射防止膜２が溜まったような形（ビアホール全体には埋まっていない形）で成膜される（図１（ｂ）参照）。
【００５４】
このとき、反射防止膜２のプリベークの際、層間絶縁膜４、６に付着等していたアミン成分が若干外気に放出されうるが、多くのアミン成分が層間絶縁膜４、６に付着等若しくは反射防止膜２中に存在していると考えられる。ここで、反射防止膜２は、前記ビアホール形成の際に用いた反射防止膜と同様の材料である。
【００５５】
次に、反射防止膜２表面にフォトレジスト（化学増幅ポジ型フォトレジスト組成物）を塗布（スピンコーティング）し、ホットプレートを用いて９５℃で９０秒間プリベークして膜厚６００ｎｍ（キャップ膜３上の膜厚）に調整したフォトレジスト膜１を成膜する（ステップＡ８）。これにより、ビアホールにフォトレジストが埋め込まれた形で成膜される（図１（ｃ）参照）。
【００５６】
このとき、フォトレジスト１のプリベークの際、層間絶縁膜４、６に付着等若しくは反射防止膜２中に存在していたアミン成分が反射防止膜２を通り抜けてフォトレジスト１中に溶け込む。ここで、フォトレジスト１の原液は、ビアホール形成の際に用いたフォトレジスト（化学増幅ポジ型フォトレジスト組成物）と同様の材料からなり、ベース樹脂、酸発生剤、塩基性化合物（１〜４．２ｍｍｏｌ／ｐｏｌｙ−１００ｇ）、溶剤を含む。
【００５７】
次に、フォトレジスト膜１を成膜した基板をＫｒＦエキシマレーザースキャナ（ニコン社製ＮＳＲ−Ｓ２０４Ｂ）を用いて最適な露光量とフォーカスで露光し、露光後直ちに１０５℃で９０秒間ポストベークし、現像液２．３８重量％のテトラメチルアンモニウムヒドロキシドの水溶液で６０秒間現像を行なう（ステップＡ９）。これにより、配線溝形成用のレジストパターン（基板上の段差部における側壁面を含む領域に開口部を有するレジストパターン）が得られる（図１（ｄ）参照）。
【００５８】
このとき、塩基性化合物１ｍｍｏｌ／ｐｏｌｙ−１００ｇ以上含んでいない従来のフォトレジストを用いた時と異なり、ビアホール内若しくはその近傍に解像不良となるフォトレジストが残らず、露光されたフォトレジストを現像液で除去できる。その基板表面の様子を図３（実施例１）に示す。図３の実施例１の各パターンを参照すると、ビアホールに相当する部分はその溝の影で黒く現されており、ビアホール内にフォトレジストの残留物が残っていない。
【００５９】
ここで、露光によって酸発生剤から発生した酸触媒（Ｈ＋）は、部分的に、フォトレジスト中の塩基性物質（クエンチャー）と中和するとともに、フォトレジストに入ってきたアミン成分（外来）と中和する。このアミン成分が中和するとフォトレジスト中の酸触媒（Ｈ＋）が減少するが、中和していた塩基性物質（プロトン及び塩基性物質の塩）の一部がプロトン（Ｈ＋）と塩基性物質に解離して、フォトレジスト中の酸触媒（Ｈ＋）の濃度低下が抑えられる。フォトレジスト中の酸触媒（Ｈ＋）の濃度低下が抑えられることにより、ベース樹脂を現像液に可溶な物質に変化させることができる（ベース樹脂における保護基をヒドロキシル基に変化させることができる）。すなわち、フォトレジストのポイゾニングに対する耐性が向上する。塩基性物質と、プロトンと、プロトン及び塩基性物質の塩とは、平衡状態にある。
【００６０】
次に、配線溝形成用のレジストパターンを形成した基板をエッチングバリア膜５が露出するまで、表層から順に反射防止膜２、キャップ膜３、層間絶縁膜４を選択的に連続してドライエッチング法によりエッチングする（ステップＡ１０）。これにより、配線溝２２が形成される（図１（ｅ）、（ｆ）参照）。
【００６１】
次に、配線溝が形成された基板から配線溝形成用のレジストパターンをＯ２プラズマアッシングし、その後、有機剥離液を用いて除去する（ステップＡ１１）。
【００６２】
次に、配線溝形成用のレジストパターンを除去した基板において露出するエッチングバリア膜７を下部Ｃｕ配線層８が露出するまでエッチバック法によりエッチングする（ステップＡ１２）。これにより、基板断面は図１（ｇ）の状態となる。
【００６３】
最後に、下部Ｃｕ配線層８の一部が露出した基板を洗浄した後、基板表面にＣｕメッキ膜９をＣＶＤにより成膜（ビアホール及び配線溝に埋め込み）し、ＣＭＰにより平坦化（層間絶縁膜４が露出するまで）する（ステップＡ１３）。これにより、下部Ｃｕ配線層８と電気的に接続するデュアルダマシン配線９ができる（図１（ｈ）参照）。
【００６４】
本実施例によれば、ビアホール２１内のフォトレジストは、露光によって解像され、現像液で処理した後も残留しない（図１（ｄ）参照）。図３の実施例１の各パターンを見てもわかるように、ビアホールに相当する部分はその溝の影で黒く現されており、レジストパターンが良好に形成されていることがわかる。比較例との違いは明らかである。
【００６５】
次に、実施例１の配線溝形成用のレジストパターン形成直後（図１（ｄ）に相当）のビアホールの閉塞とフォトレジストの組成の関係について説明する。
【００６６】
ここでは、フォトレジストのポイゾニングによるビアホールの閉塞がフォトレジストの組成とどのような関係があるか調べた。
【００６７】
基板の製造には、実施例１のステップＡ１（絶縁膜の成膜工程）〜Ａ９（配線溝形成用のレジストパターンの形成工程）を行った。下記表１に試験に用いた基板１〜３の各構成膜の材料、膜厚、処理及び形態の内容を示す（図１（ｄ）参照）。ここで、ＨＳＱは、Ｓｉ−Ｈ含有ＳｉＯ２膜である。前処理とは、実施例１のステップＡ６（ビアホール形成用のレジストの剥離工程）とステップＡ７（配線溝形成用の反射防止膜の成膜工程）の間において行なう加熱温度３５０℃、加熱時間３０分間の熱処理をいう。熱処理において加熱温度３５０℃としているのは、実験的に、吸着されていたポイゾニング成分（アミン成分）が層間絶縁膜４から脱離する量が３００〜４００℃の間でピークになるからである（図４参照）。また、熱処理において加熱時間３０分間としているのは、実験的に、層間絶縁膜４からポイゾニング成分（アミン成分）を十分に除去するためには３００〜４００℃程度の高温で３０分間以上必要だからである（図５参照）。ここで、図４は、徐々に昇温したときの昇温曲線と、実施例１のステップＡ６（ビアホール形成用のレジストの剥離工程）後のＬｏｗ−ｋ膜（ＨＳＱ）を有する基板から脱離したポイゾニング成分（アミン成分Ａ）の各時間ごとの検出強度曲線と、を現した複合グラフである。図５は、急昇温させ４００℃で一定にしたときの昇温曲線と、実施例１のステップＡ６（ビアホール形成用のレジストの剥離工程）後のＬｏｗ−ｋ膜を有する基板から脱離したポイゾニング成分（アミン成分）の各時間ごとの検出強度曲線と、を現した複合グラフである。
【００６８】
【表１】
Figure 0003810309
【００６９】
フォトレジスト１に用いられる化学増幅型フォトレジスト組成物の組成（サンプル）を表２〜３に示す。なお、ベース樹脂におけるＰｏｌｙｍｅｒＡは、前記化学式１に示したベース樹脂である。酸発生剤におけるＰＡＧ１〜５は、前記化学式３に示した酸発生剤である。塩基（クエンチャー）の単位は、［ｍｍｏｌ／ｐｏｌｙ−１００ｇ］である（ベース樹脂１００ｇ当たりの塩基性化合物のｍｍｏｌ）。塩基における「塩基１」はトリエタノールアミン（分子量１４９．１９）あり、「塩基２」はトリ−ｎ−ブチルアミン（分子量１８５．３６）であり、「塩基３」は２−ブトキシピリジン（分子量１５１．２１）である。有機溶剤における「ＰＧＭＥＡ」はプロピレングリコールモノメチルエーテルアセテートであり、「ＥＬ」は乳酸エチルである。
【００７０】
【表２】
Figure 0003810309
【００７１】
【表３】
Figure 0003810309
【００７２】
各基板（基板１〜３；表１参照）に各サンプル（試料１〜１４；表２、３参照）を適用した場合のポイゾニングによるビアの閉塞不良の有無についての結果を表４に示す。なお、表４において、閉塞不良が「有り」の場合は比較例であり、閉塞不良が「無し」の場合は実施例である。
【００７３】
【表４】
Figure 0003810309
【００７４】
基板１（シリコン酸化膜）及び基板２（Ｌｏｗ−ｋ膜）それぞれに試料１〜６（化学増幅型フォトレジスト組成物）を適用した場合の基板表面の様子を図６（基板１；ＳｉＯ２）及び図７（基板２；ＨＳＱ）に示す。
【００７５】
考察すると、図１（ｄ）の層間絶縁膜４にシリコン酸化膜を用いた基板１は、クエンチャー濃度１ｍｍｏｌ／ｐｏｌｙ−１００ｇよりも小さい試料１（０．３）、試料２（０．６）、試料９（０．５）、試料１２（０．５）でビアの閉塞不良が生じ、クエンチャー濃度１ｍｍｏｌ／ｐｏｌｙ−１００ｇ以上の試料３〜８、１０、１１、１３及び１４でビアの閉塞不良が生じなかった。よって、図１（ｄ）の層間絶縁膜４がシリコン酸化膜の場合、クエンチャー濃度１ｍｍｏｌ／ｐｏｌｙ−１００ｇ以上でレジストのポイゾニングに対する耐性が発揮される。
【００７６】
また、図１（ｄ）の層間絶縁膜４にＬｏｗ−ｋ膜（ＨＳＱ）を用いた前処理無しの基板２は、クエンチャー濃度２ｍｍｏｌ／ｐｏｌｙ−１００ｇよりも小さい試料１〜５、９、１０、１２及び１３でビアの閉塞不良が生じ、クエンチャー濃度２ｍｍｏｌ／ｐｏｌｙ−１００ｇ以上の試料６〜８、１１及び１４でビアの閉塞不良が生じなかった。よって、図１（ｄ）の層間絶縁膜４が前処理無しのＬｏｗ−ｋ膜（ＨＳＱ）の場合、クエンチャー濃度２ｍｍｏｌ／ｐｏｌｙ−１００ｇ以上でレジストのポイゾニングに対する耐性が発揮される。
【００７７】
さらに、図１（ｄ）の層間絶縁膜４にＬｏｗ−ｋ膜（ＨＳＱ）を用いた前処理有りの基板３は、クエンチャー濃度１ｍｍｏｌ／ｐｏｌｙ−１００ｇよりも小さい試料１、２、９及び１２でビアの閉塞不良が生じ、クエンチャー濃度１ｍｍｏｌ／ｐｏｌｙ−１００ｇ以上の試料３〜８、１０、１１、１３及び１４でビアの閉塞不良が生じなかった。よって、図１（ｄ）の層間絶縁膜４が前処理有りのＬｏｗ−ｋ膜（ＨＳＱ）の場合、クエンチャー濃度１ｍｍｏｌ／ｐｏｌｙ−１００ｇ以上でレジストのポイゾニングに対する耐性が発揮される。
【００７８】
以上の考察より、層間絶縁膜にＬｏｗ−ｋ膜を用いたビアホール付き基板（基板２）は、層間絶縁膜にシリコン酸化膜を用いたビアホール付き基板（基板１）よりもレジストのポイゾニングを受けやすい。よって、層間絶縁膜の低誘電率化が進めば、すなわち隙間が増加すれば、クエンチャー濃度を高くする必要があると予想される。なお、参考として、実施例１のステップＡ６（ビアホール形成用のレジストの剥離工程）後の基板を一定温度まで昇温させた時の有機剥離液成分Ａ（アミンＡ）及び有機剥離液成分Ｂ（アミンＢ）の脱離量を検討したところ、以下のようになった。シリコン酸化膜を有する基板（基板１に相当）からの脱離量は、３５０℃まで徐々に昇温させた条件で、アミンＡが６．１ｎｇ／ｃｍ２、アミンＢが６３ｎｇ／ｃｍ２であった。Ｌｏｗ−ｋ膜を有する基板（基板２に相当）からの脱離量は、４００℃まで徐々に昇温させた条件で、アミンＡが４４ｎｇ／ｃｍ２、アミンＢが２２０ｎｇ／ｃｍ２であった。
【００７９】
また、基板に成膜された層間絶縁膜の膜厚若しくはビアホール径が大きくなると、ビアホールの表面積が大きくなり有機剥離液等の不純物成分が多く付着等するので、クエンチャー濃度が高くなることが予想される。一方、ビアホール径が小さくなると、ビアホールの表面積が小さくなり有機剥離液等の不純物成分が付着等する量が減少するのでクエンチャー濃度が低くなることが予想されるが、ビアホール径があまりにも小さくなると、表面張力によって有機剥離液がビアホール内に残留しやすくなり、クエンチャー濃度をあまり低くすることができないと予想される。
【００８０】
さらに、化学増幅型フォトレジスト組成物が一定のクエンチャー濃度さえ確保されていれば、不純物成分を除去する前処理を行なわなくてもポイゾニングに対する耐性が発揮される。よって、レジスト剥離後の前処理工程の削減若しくは削除が可能となる。
【００８１】
また、化学増幅型フォトレジスト組成物においてクエンチャーによる中和によって酸触媒が不足することが予想されるときは、クエンチャーの濃度に応じて化学増幅型フォトレジスト組成物における酸発生剤の外添量を適宜増加させてもよい（例えば、表２の試料６と試料８を参照）。
【００８２】
次に、本発明の実施例２について図面を用いて説明する。図８は、本発明の実施例２に係る半導体装置の製造方法の各工程ごとの基板を模式的に示した部分断面図である。
【００８３】
まず、表面に露出するＣｕ下地配線層８が形成された基板表面に、基板側から順にエッチングバリア膜７、層間絶縁膜６、エッチングバリア膜５、層間絶縁膜４、キャップ膜３を実施例１と同様に成膜する（図８（ａ）参照）。
【００８４】
次に、キャップ膜３表面に反射防止膜を成膜し、反射防止膜表面にビアホール形成用のレジストパターンを実施例１と同様に形成する。
【００８５】
次に、ビアホール形成用のレジストパターンを形成した基板をエッチングバリア膜７が露出するまで、表層から順に反射防止膜、キャップ膜３、層間絶縁膜４、エッチングバリア膜５、層間絶縁膜６を選択的に連続して実施例１と同様にエッチングする。これにより、ビアホール２１が形成される（図８（ａ）参照）。
【００８６】
次に、ビアホールが形成された基板からビアホール形成用のレジストパターンを実施例１と同様にＯ２プラズマアッシングし、その後、有機剥離液を用いて除去する。これにより、基板断面は図８（ａ）の状態となる。
【００８７】
このとき、有機剥離液に含まれるアミン成分がビアホールにおいて露出した層間絶縁膜４、６に付着（吸着）若しくは染み込む。
【００８８】
次に、ビアホール形成用のレジストパターンを除去した基板表面に反射防止膜２の原液をビアホールに完全に埋め込むように塗布（スピンコーティング）し、２００℃で９０秒間プリベークして膜厚１５０ｎｍ（キャップ膜３表面における膜厚）に調整した反射防止膜を成膜する（図８（ｂ）参照）。
【００８９】
このとき、反射防止膜２のプリベークの際、層間絶縁膜４、６に付着等していたアミン成分が若干外気に放出されうるが、多くのアミン成分が層間絶縁膜４、６に付着等若しくは反射防止膜２中に存在していると考えられる。ここで、反射防止膜２は、実施例１で用いた材料と同様である。
【００９０】
次に、反射防止膜２表面にフォトレジスト（化学増幅ポジ型フォトレジスト組成物）を塗布（スピンコーティング）し、ホットプレートを用いて９５℃で９０秒間プリベークして膜厚６００ｎｍ（キャップ膜３上の膜厚）に調整したフォトレジスト膜１を成膜する。これにより、ビアホールにフォトレジストが埋め込まれない形で成膜される（図８（ｃ）参照）。
【００９１】
このとき、フォトレジスト１のプリベークの際、層間絶縁膜４、６に付着等若しくは反射防止膜２中に存在していたアミン成分が反射防止膜２を通り抜けてフォトレジスト１中に溶け込む。ここで、フォトレジスト１の原液は、実施例１で用いた材料と同様である（塩基性化合物；１〜４．２ｍｍｏｌ／ｐｏｌｙ−１００ｇ）。
【００９２】
次に、フォトレジスト膜１（化学増幅ポジ型フォトレジスト）を成膜した基板をＫｒＦエキシマレーザースキャナ（ニコン社製ＮＳＲ−Ｓ２０４Ｂ）を用いて最適な露光量とフォーカスで露光し、露光後直ちに１０５℃で９０秒間ポストベークし、現像液２．３８重量％のテトラメチルアンモニウムヒドロキシドの水溶液で６０秒間現像を行なう。これにより、配線溝形成用のレジストパターンが得られる（図８（ｄ）参照）。ここでも、実施例１と同様にフォトレジストのポイゾニングに対する耐性が向上する。
【００９３】
次に、配線溝形成用のレジストパターンを形成した基板をキャップ膜３が露出するまで反射防止膜２をドライエッチング法によりエッチングし（図８（ｅ）参照）、その後、エッチングバリア膜５が露出するまで、表層から順にキャップ膜３、層間絶縁膜４を選択的に連続してドライエッチング法によりエッチングする。これにより、配線溝２２が形成される（図８（ｆ）参照）。
【００９４】
次に、配線溝が形成された基板から配線溝形成用のレジストパターンをＯ２プラズマアッシングし、その後、有機剥離液を用いて除去する。
【００９５】
次に、配線溝形成用のレジストパターンを除去した基板において露出するエッチングバリア膜７を下部Ｃｕ配線層８が露出するまでエッチバック法によりエッチングする。これにより、基板断面は図８（ｇ）の状態となる。
【００９６】
最後に、配線溝形成用のレジストパターンを除去した基板表面にＣｕメッキ層９をＣＶＤにより成膜（ビアホール及び配線溝に埋め込み）し、ＣＭＰにより層間絶縁膜４が露出するまで平坦化する。これにより、下部Ｃｕ配線層８と電気的に接続するデュアルダマシン配線９ができる（図８（ｈ）参照）。
【００９７】
本実施例によれば、ビアホール２１内のフォトレジストは、露光によって解像され、現像液で処理した後も実施例１と同様に残留しない（図８（ｄ）参照）。
【００９８】
次に、その他の実施例について説明する。
【００９９】
実施例３として、実施例１又は２で用いた基板を層間絶縁膜に多孔質膜を用いた基板に適用してもよい。有機剥離液中のポイゾニング成分（アミン成分）が多く染み込む多孔質膜の場合にも、フォトレジストのポイゾニングに対する耐性を発揮するからである。
【０１００】
実施例４として、実施例１又は２における露光後の化学増幅型フォトレジストの現像時間は、６０秒間に限らず３０秒間以上であればよい。化学増幅型フォトレジストにおいて一定量以上のクエンチャーが添加されることによってポイゾニングに対する耐性が向上する結果、現像時間を短縮したとしても良好なレジストパターンの形成が可能となるからである。また、この現像時間は、６０秒間以上に延長することが好ましい。現像時間を延長すると、パターニングをするための露光量を減らすことができるとともに、クエンチャーの添加によって低下した化学増幅型フォトレジストの感度を補うことができるからである。なお、現像時間を３０秒から６０秒にすることで感度が３〜２０％（約１０％）向上した。
【０１０１】
実施例５として、実施例１又は２で用いたフォトレジストに化学増幅ネガ型フォトレジスト組成物を適用してもよい。ベース樹脂、架橋剤、酸発生剤、溶剤を含む化学増幅ネガ型フォトレジスト組成物も、一定量の塩基化合物が含まれていないと、酸発生剤の光分解によって発生する酸触媒が層間絶縁膜中に染み込んだポイゾニング成分（アミン成分）によって被毒され、架橋できなくなるからである。
【０１０２】
【発明の効果】
本発明によれば、クエンチャーを０．１ｍｍｏｌ／ｐｏｌｙ−１００ｇ以上を加えたフォトレジストを用いることで、有機剥離液（ポイゾニング物質）が付着若しくは染み込んだ段差部分を有する基板表面に、良好なレジストパターンを形成することができる。基板（層間絶縁膜）に付着等した有機剥離液に対する耐性があるからである。
【０１０３】
また、ビアホール形成工程と配線溝形成工程の間において行なわれるポイゾニング物質の除去する前処理（熱処理、ＵＶ処理、酸素プラズマ処理など）工程を軽減（処理時間の短縮など）、削減することができる。さらに、ポイゾニング物質（有機剥離液）の除去をしなくとも、良好なレジストパターンが形成できる。
【０１０４】
さらに、配線溝形成工程において成膜する反射防止膜を、前工程で形成したビアホール内に完全に埋め込む必要がなくなり、反射防止膜の塗布時間の短縮、反射防止膜の塗布量の削減を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施例１に係る半導体装置の製造方法の各工程ごとの基板を模式的に示した部分断面図である。
【図２】実施例１のステップＡ６後のＬｏｗ−ｋ膜を有する基板に付着等した成分をキャピラリー電気泳動法によって同定したときの結果を示したグラフである。
【図３】実施例１及び比較例に係る半導体装置の製造方法における配線溝形成用のレジストパターンの形成工程後の基板平面の状態を比較した拡大写真である。
【図４】実施例１のステップＡ６後のＬｏｗ−ｋ膜を有する基板から脱離したポイゾニング成分の各時間ごとの検出強度曲線と、徐々に昇温したときの昇温曲線と、を現した複合グラフである。
【図５】実施例１のステップＡ６後のＬｏｗ−ｋ膜を有する基板から脱離したポイゾニング成分の各時間ごとの検出強度曲線と、急昇温させ４００℃で一定にしたときの昇温曲線と、を現した複合グラフである。
【図６】実施例１（比較例含む）に係る半導体装置の製造方法における配線溝形成用のレジストパターンの形成工程後の基板平面の状態を示した拡大写真である（基板１、試料１〜６）。
【図７】実施例１（比較例含む）に係る半導体装置の製造方法における配線溝形成用のレジストパターンの形成工程後の基板平面の状態を示した拡大写真である（基板２、試料１〜６）。
【図８】本発明の実施例２に係る半導体装置の製造方法の各工程ごとの基板を模式的に示した部分断面図である。
【図９】比較例に係る半導体装置の製造方法の各工程ごとの基板を模式的に示した部分断面図である。
【符号の説明】
１ フォトレジスト膜（レジストパターン）
２ 反射防止膜
３ キャップ膜
４ 層間絶縁膜
５ エッチングバリア膜
６ 層間絶縁膜
７ エッチングバリア膜
８ Ｃｕ下地配線
９ Ｃｕメッキ層
１０ 突起物
２１ ビアホール
２２ 配線溝

Claims (7)

  1. 第１のレジストパターンを用いてエッチングされた基板から、少なくとも塩基性化合物を含む有機剥離液を用いて、前記第１のレジストパターンを剥離する工程と、
    前記エッチングにより形成された段差部の側壁面に、分子構造内にシリコン酸化膜よりも多くの細孔を有する層間絶縁膜が露出した基板上に、ベース樹脂１００ｇ当たり塩基性化合物を１ｍｍｏｌ以上かつ１００ｍｍｏｌ以下の範囲で添加した化学増幅型フォトレジスト組成物を用いてレジスト膜を成膜し、前記レジスト膜の所定の領域を露光することによって第２のレジストパターンを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 第１のレジストパターンを用いてビアホールを形成した基板から、少なくとも塩基性化合物を含む有機剥離液を用いて、前記第１のレジストパターンを剥離する工程と、
    前記ビアホールの側壁面に、分子構造内にシリコン酸化膜よりも多くの細孔を有する層間絶縁膜が露出した基板上に、ベース樹脂１００ｇ当たり塩基性化合物を１ｍｍｏｌ以上かつ１００ｍｍｏｌ以下の範囲で添加した化学増幅型フォトレジスト組成物を用いてレジスト膜を成膜し、前記レジスト膜の所定の領域を露光することによって配線溝の形成に用いる第２のレジストパターンを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  3. 前記層間絶縁膜は、比誘電率４未満の低誘電率膜であることを特徴とする請求項１又は２記載の半導体装置の製造方法。
  4. 前記化学増幅型フォトレジスト組成物は、ベース樹脂１００ｇ当たり塩基性化合物を２ｍｍｏｌ以上かつ５０ｍｍｏｌ以下の範囲で添加した化学増幅型フォトレジスト組成物であることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置の製造方法。
  5. 前記化学増幅型フォトレジスト組成物は、ベース樹脂１００重量部に対し酸発生剤を０．２重量部以上かつ２０重量部以下の範囲で添加した化学増幅型フォトレジスト組成物であることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置の製造方法。
  6. 前記化学増幅型フォトレジスト組成物は、ベース樹脂１００重量部に対し酸発生剤を０．５重量部以上かつ１０重量部以下の範囲で添加した化学増幅型フォトレジスト組成物であることを特徴とする請求項１乃至５のいずれか一に記載の半導体装置の製造方法。
  7. 前記レジスト膜の所定の領域を露光した後、現像液を用いて３０秒間以上現像を行なうことを特徴とする請求項１乃至６のいずれか一に記載の半導体装置の製造方法。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6774031B2 (en) * 2002-12-17 2004-08-10 Texas Instruments Incorporated Method of forming dual-damascene structure
CN1521565A (zh) * 2002-12-20 2004-08-18 ϣ 电子器件的制造
KR100487948B1 (ko) * 2003-03-06 2005-05-06 삼성전자주식회사 이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는방법
JP4346358B2 (ja) 2003-06-20 2009-10-21 Ｎｅｃエレクトロニクス株式会社 化学増幅型レジスト組成物およびそれを用いた半導体装置の製造方法、パターン形成方法
US20050170638A1 (en) * 2004-01-30 2005-08-04 Bang-Ching Ho Method for forming dual damascene interconnect structure
CN1926663A (zh) * 2004-03-01 2007-03-07 东京毅力科创株式会社 抗蚀膜的剥离法和再造法
US20060216929A1 (en) * 2005-03-28 2006-09-28 Hyun-Mog Park Etch stopless dual damascene structure and method of fabrication
US7927779B2 (en) 2005-06-30 2011-04-19 Taiwan Semiconductor Manufacturing Companym, Ltd. Water mark defect prevention for immersion lithography
US8383322B2 (en) 2005-08-05 2013-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Immersion lithography watermark reduction
US7651942B2 (en) * 2005-08-15 2010-01-26 Infineon Technologies Ag Metal interconnect structure and method
US7569478B2 (en) * 2005-08-25 2009-08-04 Tokyo Electron Limited Method and apparatus for manufacturing semiconductor device, control program and computer storage medium
US7993808B2 (en) 2005-09-30 2011-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. TARC material for immersion watermark reduction
US7365025B2 (en) 2006-02-06 2008-04-29 Samsung Electronics Co., Ltd. Methods of forming dual-damascene interconnect structures on semiconductor substrates using multiple planarization layers having different porosity characteristics
JP2007220891A (ja) * 2006-02-16 2007-08-30 Toshiba Corp ポストｃｍｐ処理液、およびこれを用いた半導体装置の製造方法
JP4728153B2 (ja) * 2006-03-20 2011-07-20 富士通セミコンダクター株式会社 半導体装置の製造方法
NZ571450A (en) * 2006-03-23 2011-09-30 Exactech Inc A glenoid plate for a reverse shoulder prosthesis
US8518628B2 (en) 2006-09-22 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Surface switchable photoresist
US7732346B2 (en) * 2007-02-27 2010-06-08 United Mircoelectronics Corp. Wet cleaning process and method for fabricating semiconductor device using the same
US8247322B2 (en) 2007-03-01 2012-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Via/contact and damascene structures and manufacturing methods thereof
US20090093114A1 (en) * 2007-10-09 2009-04-09 Sean David Burns Method of forming a dual-damascene structure using an underlayer
KR100965031B1 (ko) * 2007-10-10 2010-06-21 주식회사 하이닉스반도체 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법
JP5235829B2 (ja) * 2009-09-28 2013-07-10 株式会社東芝 半導体装置の製造方法、半導体装置
US8202803B2 (en) * 2009-12-11 2012-06-19 Tokyo Electron Limited Method to remove capping layer of insulation dielectric in interconnect structures
DE102010025320B4 (de) * 2010-06-28 2021-11-11 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches Bauelement und Verfahren zu dessen Herstellung
JP5799050B2 (ja) * 2013-03-29 2015-10-21 富士フイルム株式会社 感活性光線性又は感放射線性樹脂組成物、それを用いたレジスト膜、パターン形成方法、及び電子デバイスの製造方法
KR102211741B1 (ko) * 2014-07-21 2021-02-03 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
JP6015969B2 (ja) * 2014-08-19 2016-10-26 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 回路基板の形成方法
TWI559465B (zh) * 2015-08-14 2016-11-21 恆勁科技股份有限公司 封裝基板及其製作方法
US9859156B2 (en) * 2015-12-30 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure with sidewall dielectric protection layer
JP6806721B2 (ja) * 2018-02-20 2021-01-06 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理システムおよびプログラム

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3215570B2 (ja) 1993-03-24 2001-10-09 倉敷紡績株式会社 有機剥離液の成分濃度測定方法およびその測定装置
JP3546927B2 (ja) 1997-06-26 2004-07-28 信越化学工業株式会社 レジスト材料
TW457403B (en) 1998-07-03 2001-10-01 Clariant Int Ltd Composition for forming a radiation absorbing coating containing blocked isocyanate compound and anti-reflective coating formed therefrom
JP2000089488A (ja) 1998-09-08 2000-03-31 Fuji Xerox Co Ltd 電子写真感光体および画像形成装置
JP4248098B2 (ja) 1999-09-20 2009-04-02 東京応化工業株式会社 反射防止膜形成用組成物及びレジストパターンの形成方法
JP3751518B2 (ja) 1999-10-29 2006-03-01 信越化学工業株式会社 化学増幅レジスト組成物
JP2001139696A (ja) 1999-11-16 2001-05-22 Nippon Steel Chem Co Ltd 導電性樹脂成形品の製造方法及び燃料電池用セパレータ
JP2001217242A (ja) 2000-02-03 2001-08-10 Seiko Epson Corp 半導体装置およびその製造方法
JP2001226696A (ja) 2000-02-10 2001-08-21 Asahi Denka Kogyo Kk 洗浄剤組成物
TWI272451B (en) * 2000-09-25 2007-02-01 Ciba Sc Holding Ag Chemically amplified photoresist composition, process for preparation of a photoresist, and use of said chemically amplified photoresist composition
JP2002170885A (ja) * 2000-12-04 2002-06-14 Fujitsu Ltd 半導体装置の製造方法

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