KR20010027688A - 반도체 소자의 금속 배선층 형성 방법 - Google Patents

반도체 소자의 금속 배선층 형성 방법 Download PDF

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Abstract

반도체 소자의 금속 배선층 형성 공정을 단순화시키며 금속 배선층의 전기적 특성을 개선하며 반도체 소자의 동작 속도를 향상시키기 위하여, 반도체 소자의 회로 형성을 위한 하나 이상의 접속부가 형성된 하부 박막 상부에 금속 박막을 증착하고, 화학 기계적 연마 공정에 의해 평탄화한 후, 금속 박막을 패터닝하여 접속부에 각각 접속된 금속 배선 패턴을 형성하고, 하부 박막 상부 전면에 절연막을 증착하며, 절연막 상부면과 금속 배선 패턴 상부면이 같게 되도록 절연막을 평탄화하여 금속 배선층을 형성하는 것으로, 콘택 또는 비아의 형성없이 금속 배선층을 형성함으로써 종래에 비해 공정이 매우 단순화되어 TAT가 단축될 뿐만 아니라 반도체 소자의 생산 비용을 현저히 절감할 수 있으며, 콘택 또는 비아 저항이 없어 금속 배선층 사이의 저항값이 감소되므로 반도체 소자의 동작 속도를 증가시킬 수 있고, 층간 절연막 평탄화를 위한 화학 기계적 연마 공정에서 발생된 스크래치에 따른 텅스텐 필라멘트 및 텅스텐의 화학 기계적 연마 공정에서 발생된 스크래치에 따른 금속 박막의 잔유물을 방지할 수 있으므로 금속 배선층의 전기적 특성을 향상시킬 수 있다.

Description

반도체 소자의 금속 배선층 형성 방법{METAL LINE LAYER FORMING METHOD OF SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자를 제조하는 공정에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조 공정중 반도체 기판 내에 형성되어 있는 회로를 결선해서 그것들의 전기적 특성을 외부에 꺼내기 위한 금속 배선층을 형성하는 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 반도체 기판 상에 1층만의 배선에서는 배선 패턴 설계상의 자유도가 작아, 실질적인 배선이 길어짐으로써 반도체 기판 내 소자의 레이아웃에도 큰 제약이 가해진다.
이것에 반해서 금속 배선을 다층화하면 아주 효율이 높은 설계가 가능하다. 즉, 반도체 칩 위에 배선을 통과시키는 스페이스를 고려하지 않고 각 반도체 소자가 레이아웃되기 때문에 집적도 및 밀도가 향상되어 반도체 칩 사이즈가 축소된다. 그리고, 배선의 자유도가 증가하고, 패턴 설계가 용이해짐과 함께 배선 저항이나 전류 용량 등의 설정을 여유를 가지고 할 수 있게 된다.
그러면 도 1을 참조하여 종래 반도체 소자의 금속 배선층을 형성하는 방법을 설명한다.
반도체 기판(1)에 STI(shallow trench isolation) 방법이나 LOCOS(local oxidation of silicon) 방법 등에 의한 필드 산화막(2)을 형성하여 반도체 소자가 형성될 활성 영역(active area)을 정의한다. 그리고, 정의된 반도체 기판(1)의 활성 영역에 반도체 소자 제조 공정에 따라 게이트 전극(G), 소스 전극(S), 드레인 전극(D)을 포함하는 반도체 소자(3)를 형성한다.
그 다음, 반도체 기판(1) 상부 전면에 PMD(pre-metal dielectric)막(4)을 증착하고, 화학 기계적 연마(chemical mechanical polishing, CMP)에 의해 평탄화한다. 그리고, PMD막(4) 상부에 콘택(contact) 패턴을 형성하고 드러난 PMD막(4)을 식각하여 반도체 소자(3)의 각 전극(G)(S)(D) 일부가 드러나도록 콘택홀을 형성하며, PMD막(4) 상부의 콘택 패턴을 제거한 후 반도체 기판(1) 상부 전면에 화학 기상 증착(chemical vapor deposition)으로 텅스텐 박막을 증착하여 콘택홀을 매립하고 화학 기계적 연마하여 텅스텐 플러그를 형성함으로써 반도체 소자의 각 전극과 금속 배선을 전기적으로 접속하기 위한 콘택(5)을 형성한다.
그 다음, 반도체 기판(1) 상부 전면에 알루미늄, 알루미늄 합금 등의 금속 박막을 스퍼터(sputter) 증착하고 패터닝(patterning)하여 콘택(5)에 접속된 제 1금속 배선층(6)을 형성한다.
그 다음, 반도체 기판(1) 상부 전면에 IMD(inter-metal dielectric)막(7)을 증착하고, 화학 기계적 연마에 의해 평탄화한다. 그리고, IMD막(7) 상부에 비아(via) 패턴을 형성하고 드러난 IMD막(7)을 식각하여 제 1금속 배선층(6)의 일부가 드러나도록 비아홀을 형성하며, IMD막(7) 상부의 비아 패턴을 제거한 후 반도체 기판(1) 상부 전면에 화학 기상 증착으로 텅스텐 박막을 증착하여 비아홀을 매립하고 화학 기계적 연마하여 텅스텐 플러그를 형성함으로써 금속 배선층과 금속 배선층 사이를 전기적으로 접속하기 위한 비아(8)를 형성한다.
그 다음, 반도체 기판(1) 상부 전면에 알루미늄, 알루미늄 합금 등의 금속 박막을 스퍼터 증착하고 패터닝하여 비아(8)에 접속된 제 2금속 배선층(9)을 형성한다.
이와 같은 종래의 금속 배선층 형성 방법에서는 PMD막 또는 IMD막에 콘택 또는 비아를 형성하여 반도체 기판의 회로와 금속 배선층 사이 또는 금속 배선층과 금속 배선층 사이를 전기적으로 접속한다.
따라서, 콘택 또는 비아를 형성하기 위하여 콘택 또는 비아 패턴 형성 공정, 콘택홀 또는 비아홀 식각 공정, 텅스텐 증착 및 평탄화에 의한 금속 플러그 제조 공정 등의 추가로 금속 배선층 형성 공정이 복잡하여 TAT(turn around time)가 길게 되며, 생산 비용이 높게 된다.
또한, 반도체 기판과 금속 배선층 사이 또는 금속 배선층과 금속 배선층 사이에 콘택 또는 비아가 존재함으로써 반도체 기판과 금속 배선층 사이 또는 금속 배선층과 금속 배선층 사이의 저항값이 높고, 그에 따라 반도체 소자의 동작 속도가 느려지게 된다.
또한, 콘택 또는 비아 형성시 홀 사이즈와 깊이의 비인 종횡비(aspect ratio)가 높을 경우에는 홀 식각 공정이 어려우며, 플러그 형성을 위한 텅스텐 증착시 홀 내부에 보이드가 발생되어 금속 배선층의 전기적 특성을 저하시키게 된다.
또한, PMD 또는 IMD 형성 공정 특히, 평탄화를 위한 화학 기계적 연마 공정에서 발생된 스크래치(scratch)에 의해 후속 공정에서 증착되는 텡스텐의 필라멘트(filament)가 형성되며, 금속 플러그 형성을 위한 텅스텐의 화학 기계적 연마 공정에서 발생된 스크래치에 의해 후속 공정에서 증착되는 금속 박막의 잔유물(residue)이 생성되어 금속 배선 패턴 사이의 전기적 접속 등이 발생하게 되므로 금속 배선층의 전기적 특성을 저하시키게 된다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 반도체 소자의 금속 배선층 형성 공정을 단순화시키며 금속 배선층의 전기적 특성을 개선하며 반도체 소자의 동작 속도를 향상시킬 수 있도록 하는 반도체 소자의 금속 배선층 형성 방법을 제공하는 데 있다.
도 1은 종래의 방법에 따라 형성된 반도체 소자의 금속 배선층을 개략적으로 도시한 단면도이고,
도 2a 내지 도 2d는 본 발명의 일 실시예에 따라 반도체 소자의 금속 배선층을 형성하는 방법을 개략적으로 도시한 공정도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 반도체 소자의 회로 형성을 위한 하나 이상의 접속부가 형성된 하부 박막 상부에 금속 박막을 증착하는 단계와, 상기 금속 박막을 화학 기계적 연마 공정에 의해 평탄화하는 단계와, 상기 금속 박막을 패터닝하여 상기 접속부에 각각 접속된 금속 배선 패턴을 형성하는 단계와, 상기 하부 박막 상부 전면에 절연막을 증착하는 단계와, 상기 절연막 상부면과 상기 금속 배선 패턴 상부면이 같게 되도록 상기 절연막을 평탄화하는 단계를 포함하는 것을 특징으로 한다.
상기 하부 박막은 금속 배선 패턴이 형성되어 있으며, 각 금속 배선 패턴은 절연막에 의해 격리 되어 있는 금속 배선층 또는 반도체 소자가 형성되어 있는 반도체 기판인 것을 특징으로 한다.
또한, 상기 절연막을 평탄화하는 단계에서, 상기 절연막의 평탄화는 화학 기계적 연마 또는 에치백 공정에 의해 실시하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따라 반도체 소자의 금속 배선층을 형성하는 방법을 개략적으로 도시한 공정도이다.
먼저 도 2a에 도시한 바와 같이, 반도체 기판(11)에 STI 방법이나 LOCOS 방법 등에 의한 필드 산화막(12)을 형성하여 반도체 소자가 형성될 활성 영역을 정의한다. 그리고, 정의된 반도체 기판(11)의 활성 영역에 반도체 소자 제조 공정에 따라 게이트 전극(G), 소스 전극(S), 드레인 전극(D)을 포함하는 반도체 소자(13)를 형성한다. 이후, 반도체 기판(11) 상부 전면에 PMD막(14)을 증착하고 화학 기계적 연마에 의해 평탄화하며, 평탄화된 PMD막(14) 상부에 콘택 패턴을 형성하고, 드러난 PMD막(14)을 식각하여 반도체 소자(13)의 각 전극(G)(S)(D) 일부가 드러나도록 콘택홀을 형성한다. 그리고, PMD막(14) 상부의 콘택 패턴을 제거한 후, 반도체 기판(11) 상부 전면에 화학 기상 증착으로 텅스텐 박막을 증착하여 콘택홀을 매립하고 화학 기계적 연마하여 텅스텐 플러그를 형성함으로써 반도체 소자의 각 전극과 금속 배선층을 전기적으로 접속하기 위한 콘택(15)을 형성한다. 이후, 반도체 기판(11) 상부 전면에 알루미늄, 알루미늄 합금 등의 금속 박막을 스퍼터 증착하고 화학 기계적 연마 공정에 의해 평탄화하며, 평탄화된 금속 박막을 패터닝하여 콘택(15)에 접속된 제 1금속 배선층(16)을 형성한다.
그 다음 도 2b에 도시한 바와 같이, 반도체 기판(11) 상부 전면에 제 1IMD막(17)을 증착하고, 상부면이 제 1금속 배선층(16)의 상부면과 동일하게 되도록 평탄화하여 제 1금속 배선층(16) 패턴 사이를 전기적으로 절연시키도록 한다. 이때, 제 1IMD막(17)의 평탄화는 화학 기계적 연마 또는 에치백(etch-back) 공정에 의해 실시하는 것이 바람직하다.
그 다음 도 2c에 도시한 바와 같이, 반도체 기판(11) 상부 전면에 알루미늄, 알루미늄 합금 등의 금속 박막을 스퍼터 증착하고 화학 기계적 연마 공정에 의해 평탄화한다. 그리고, 평탄화된 금속 박막을 패터닝하여 제 1금속 배선층(16)에 전기적으로 접속된 제 2금속 배선층(18)을 형성한다.
그 다음 도 2d에 도시한 바와 같이, 반도체 기판(11) 상부 전면에 제 2IMD막(19)을 증착하고, 상부면이 제 2금속 배선층(18)의 상부면과 동일하게 되도록 평탄화하여 제 2금속 배선층(18) 패턴 사이를 전기적으로 절연시키도록 한다. 이때, 제 2IMD막(19)의 평탄화는 화학 기계적 연마 또는 에치백 공정에 의해 실시하는 것이 바람직하다.
이와 같은 실시예에서는 금속 배선층과 금속 배선층 사이에 비아를 형성하지 않고 하부 금속 배선층의 금속 배선 패턴 상부에 상부 금속 배선층의 금속 배선 패턴을 형성하여 상, 하부 금속 배선층을 직접 접속하였지만, 동일한 방법에 의해 반도체 기판 각 전극 등의 회로 접속부에 금속 배선 패턴을 직접 형성함으로써 콘택 형성없이 반도체 기판 회로 접속부와 금속 배선층을 접속할 수도 있다.
즉, 반도체 소자의 각 전극 등의 회로 접속부가 형성된 반도체 기판 상부 전면에 알루미늄, 알루미늄 합금 등의 금속 박막을 증착하고, 화학 기계적 연마 공정에 의해 평탄화한 후, 패터닝하여 각 회로 접속부 상부에 금속 배선 패턴을 형성한다. 그리고, 반도체 기판 상부 전면에 PMD막을 증착하고, 화학 기계적 연마 또는 에치백 공정에 의해 평탄화함으로써 각 회로 접속부에 접속된 금속 배선층을 형성한다.
이와 같이 본 발명은 콘택 또는 비아의 형성없이 금속 배선층을 형성함으로써 종래에 비해 공정이 매우 단순화되어 TAT가 단축될 뿐만 아니라 반도체 소자의 생산 비용을 현저히 절감할 수 있으며, 콘택 또는 비아 저항이 없어 금속 배선층 사이의 저항값이 감소되므로 반도체 소자의 동작 속도를 증가시킬 수 있고, 층간 절연막 평탄화를 위한 화학 기계적 연마 공정에서 발생된 스크래치에 따른 텅스텐 필라멘트 및 텅스텐의 화학 기계적 연마 공정에서 발생된 스크래치에 따른 금속 박막의 잔유물을 방지할 수 있으므로 금속 배선층의 전기적 특성을 향상시킬 수 있다.

Claims (4)

  1. 반도체 소자의 회로 형성을 위한 하나 이상의 접속부가 형성된 하부 박막 상부에 금속 박막을 증착하는 단계와;
    상기 금속 박막을 화학 기계적 연마 공정에 의해 평탄화하는 단계와;
    상기 금속 박막을 패터닝하여 상기 접속부에 각각 접속된 금속 배선 패턴을 형성하는 단계와;
    상기 하부 박막 상부 전면에 절연막을 증착하는 단계와;
    상기 절연막 상부면과 상기 금속 배선 패턴 상부면이 같게 되도록 상기 절연막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선층 형성 방법.
  2. 제 1 항에 있어서, 상기 하부 박막은 금속 배선 패턴이 형성되어 있으며, 각 금속 배선 패턴은 절연막에 의해 격리 되어 있는 금속 배선층인 것을 특징으로 하는 반도체 소자의 금속 배선층 형성 방법.
  3. 제 1 항에 있어서, 상기 하부 박막은 반도체 소자가 형성되어 있는 반도체 기판인 것을 특징으로 하는 반도체 소자의 금속 배선층 형성 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 절연막을 평탄화하는 단계에서, 상기 절연막의 평탄화는 화학 기계적 연마 또는 에치백 공정에 의해 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선층 형성 방법.
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* Cited by examiner, † Cited by third party
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US9299659B2 (en) 2013-08-19 2016-03-29 Samsung Electronics Co., Ltd. Semiconductor devices including multiple interconnection structures
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