KR100772251B1 - 반도체 소자의 더미 콘택 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 더미 콘택 및 그 제조 방법에 관한 것으로, 특히 본 발명의 반도체 소자는, 주변 회로 영역의 하부 층간 절연막(PMD)에 형성된 콘택과, 더미 필드 영역의 하부 층간 절연막(PMD)에 형성된 더미 콘택과, 하부 층간 절연막(PMD) 상부에 콘택과 연결되는 배선과, 하부 층간 절연막(PMD) 상부에 더미 콘택과 연결되는 더미 배선과, 하부 층간 절연막(PMD), 배선 및 더미 배선을 층간 절연하는 평탄화된 상부 층간 절연막(IMD)과, 평탄화된 상부 층간 절연막(IMD)의 주변 회로 영역에 배선과 연결되는 비아와, 평탄화된 상부 층간 절연막(IMD)의 더미 필드 영역에 더미 배선과 연결되는 더미 비아를 포함한다. 그러므로, 본 발명은 더미 필드 영역에도 더미 콘택 및 더미 비아를 추가 형성함으로써, 주변 회로 영역과 더미 필드 영역사이의 콘택/비아의 화학적기계적연마 공정시 전체 영역의 평탄화 균일도를 향상시킬 수 있다.
주변 회로 영역, 더미 필드 영역, 더미 콘택, 더미 비아
Description
도 1은 종래 기술에 의한 반도체 소자내 주변 회로 영역 및 더미 필드 영역의 배선 및 콘택 구조를 나타낸 수직 단면도,
도 2a 내지 도 2c는 종래 기술에 의한 반도체 소자내 주변 회로 영역 및 더미 필드 영역의 배선 및 콘택 제조 공정을 설명하기 위한 공정 순서도,
도 3은 본 발명에 따른 반도체 소자내 주변 회로 영역 및 더미 필드 영역의 배선 및 더미 콘택 구조를 나타낸 수직 단면도,
도 4a 내지 도 4c는 본 발명에 따른 반도체 소자내 주변 회로 영역 및 더미 필드 영역의 배선 및 더미 콘택 제조 공정을 설명하기 위한 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
A : 주변 회로 영역 B : 더미 필드 영역
100 : 반도체 기판 102 : 소자 분리막
104 : 액티브 105 : 더미 액티브
106 : 게이트 전극 108 : 폴리 더미
110 : 소오스/드레인 영역 112 : PMD
114 : 콘택 115 : 더미 콘택
116 : 제 1금속 배선 117 : 제 1더미 금속
118 : 제 1IMD 120 : 제 2IMD
122, 130 : 비아 123, 132 : 더미 비아
124 : 제 2금속 배선 125 : 제 2더미 금속
126 : 제 3IMD 128 : 제 4IMD
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 소자내 주변 회로 영역과 더미 필드 영역의 배선 제조 공정시 콘택 전극의 화학적기계적연마(CMP : Chemical Mechanical Polishing) 이후 전체 균일도를 개선할 수 있는 반도체 소자의 더미 콘택 및 그 제조 방법에 관한 것이다.
일반적으로 제품용 반도체 소자 칩은 크게 2가지 영역으로 구분되는데, 주요 회로가 있는 코어(core) 영역과, 주변 회로가 있는 주변 회로(peripheral) 영역으로 구분된다. 대개 주변 회로 영역의 패턴 밀도는 코어 영역보다 낮은 경우가 대부분이기 때문에 소자 패턴이 없는 필드 영역(field region)이 존재하게 된다.
하지만, 반도체 소자의 평탄화를 위한 화학적기계적 연마(CMP) 공정의 경우 코어 영역과 주변 회로 영역의 패턴 밀도 차이에 의해 연마 정도가 달라져 반도체 소자 칩 전체의 균일도(uniformity)가 좋지 않게 된다. 이때, 주변 회로 영역과 필드 영역 사이에서도 패턴 밀도 차이가 발생하여 화학적기계적 연마(CMP) 공정시 해당 영역 사이에서도 균일도가 좋지 않게 된다.
이에 따라, 주변 회로 영역에 형성되는 액티브 패턴(active pattern), 폴리 패턴(poly pattern), 금속 패턴(metal pattern)을 필드 영역에도 함께 더미 패턴(dummy pattern)을 삽입하여 화학적기계적 연마(CMP) 공정의 균일도 문제를 해결해 왔다. 자세히 설명하면, 주변 회로 영역 및 더미 필드 영역에 함께 형성되는 더미 액티브는 STI(Shallow Trench Isolation) CMP, 폴리 더미는 PMD(Pre-Metal Dielectric) CMP, 더미 금속은 IMD(Inter-Metal Dielectric) CMP 균일도 향상을 위해 각각 사용되었다.
도 1은 종래 기술에 의한 반도체 소자내 주변 회로 영역 및 더미 필드 영역의 배선 및 콘택 구조를 나타낸 수직 단면도이다.
도 1에 도시된 바와 같이, 주변 회로 영역(A) 및 더미 필드 영역(B)으로 정의되는 반도체 기판(10)으로서 실리콘 기판에 STI 등의 공정으로 형성된 소자 분리막(12)이 형성되어 있고, 주변 회로 영역(A)의 반도체 기판의 액티브(14)에 게이트 절연막을 개재하여 게이트 전극(16) 및 소오스/드레인 영역(18)을 갖는 모스 트랜지스터가 형성되어 있다. 그리고, 더미 필드 영역(B)의 반도체 기판의 소자 분리막(12) 상부에 게이트 절연막을 개재하여 폴리 더미(17)가 형성되어 있으며 소자 분리막(12) 사이의 기판에 더미 액티브(15)가 형성되어 있다.
그리고, 주변 회로 영역(A) 및 더미 필드 영역(B)의 기판 전체에 층간 절연을 위한 PMD(20)가 형성되어 있으며 PMD(20)의 콘택홀을 통해 주변 회로 영역(A)의 소오스/드레인 영역(18)과 수직으로 연결되는 콘택(22)이 형성되어 있다.
또 주변 회로 영역(A) 및 더미 필드 영역(B)의 PMD(20) 상부 전면에 제 1금속 배선(24) 및 제 1더미 금속(25)이 형성되어 있으며 이들 금속(24, 25)을 평탄화하기 위하여 적어도 제 1IMD(26) 및 제 2IMD(28)가 형성되어 있다. 이때, 주변 회로 영역(A)의 제 2IMD(28)의 비아홀을 통해 제 1금속 배선(24)이 수직으로 연결되는 비아(30)가 형성되어 있다.
또한 주변 회로 영역(A) 및 더미 필드 영역(B)의 제 2IMD(28) 상부 전면에 제 2금속 배선(32) 및 제 2더미 금속(33)이 형성되어 있으며 이들 금속(32, 33)을 평탄화하기 위하여 적어도 제 3IMD(34) 및 제 4IMD(36)가 형성되어 있다. 이때, 주변 회로 영역(A)의 제 4IMD(36)의 비아홀을 통해 제 2금속 배선(32)이 수직으로 연결되는 비아(38)가 형성되어 있다.
도 2a 내지 도 2c는 종래 기술에 의한 반도체 소자내 주변 회로 영역 및 더미 필드 영역의 배선 및 콘택 제조 공정을 설명하기 위한 공정 순서도이다.
도 1 내지 도 2c를 참조하면, 종래 기술에 의한 반도체 소자내 주변 회로 영역 및 더미 필드 영역의 배선 및 콘택 제조 공정은 다음과 같이 진행된다.
주변 회로 영역(A) 및 더미 필드 영역(B)으로 정의되는 반도체 기판(10)으로서 실리콘 기판에 STI 등의 공정을 실시하여 액티브 영역 및 비액티브 영역을 구분하는 소자 분리막(12)을 형성하고, 웰(well)을 위한 도펀트 이온 주입 공정을 실시하여 주변 회로 영역(A)의 반도체 기판에 액티브(14) 영역을 형성함과 동시에, 더미 필드 영역(B)의 소자 분리막(12) 사이의 기판에 더미 액티브(15)를 형성한다.
반도체 기판(10)에 게이트 절연막 및 폴리(poly-silicon)를 순차 적층하고 이를 패터닝하여 주변 회로 영역(A)의 반도체 기판의 액티브(14)에 게이트 절연막을 개재한 게이트 전극(16)을 형성함과 동시에, 더미 필드 영역(B)의 반도체 기판의 소자 분리막(12) 상부에 게이트 절연막을 개재한 폴리 더미(17)를 형성한다.
계속해서, 도펀트 이온 주입 공정을 실시하여 주변 회로 영역(A)의 반도체 기판의 액티브(14)에 소오스/드레인 영역(18)을 형성한다.
그리고, 주변 회로 영역(A) 및 더미 필드 영역(B)의 기판 전체에 층간 절연을 위한 PMD(20)를 증착하고 그 표면을 화학적기계적연마(CMP) 공정으로 평탄화하고 PMD(20)에 콘택홀을 형성한 후에 콘택홀에 도전 물질, 예를 들어 폴리를 갭필하고 이를 화학적기계적연마(CMP) 공정으로 평탄화하여 주변 회로 영역(A)의 소오스/드레인 영역(18)과 수직으로 연결되는 콘택(22)을 형성한다.
그 다음, PMD(20) 상부 전면에 금속, 예를 들어 알루미늄, 티타늄 등을 증착하고 이를 패터닝하여 주변 회로 영역(A)에 상기 콘택(22)과 연결되는 제 1금속 배선(24)을 형성함과 동시에 더미 필드 영역(B)에 제 1더미 금속(25)을 형성한다.
PMD(20), 제 1금속 배선(24) 및 제 1더미 금속(25) 전체에 제 1IMD(26) 및 제 2IMD(28)를 증착한다. 제 2IMD(28) 표면을 화학적기계적연마(CMP) 공정으로 평탄화하고 제 2IMD(28)에 비아홀을 형성한 후에 비아홀에 도전 물질, 예를 들어 텅스텐을 갭필하고 이를 화학적기계적연마(CMP) 공정으로 평탄화하여 주변 회로 영역(A)의 제 1금속 배선(24)과 수직으로 연결되는 비아(30)를 형성한다.
계속해서 제 2IMD(28) 상부 전면에 금속, 예를 들어 알루미늄, 티타늄 등을 증착하고 이를 패터닝하여 주변 회로 영역(A)에 상기 비아(30)와 연결되는 제 2금 속 배선(32)을 형성함과 동시에 더미 필드 영역(B)에 제 2더미 금속(33)을 형성한다. 이들 금속(32, 33)을 평탄화하기 위하여 제 3IMD(34) 및 제 4IMD(36)를 증착한 후에, 제 4IMD(36) 표면을 화학적기계적연마(CMP) 공정으로 평탄화한다.
제 4IMD(36)에 비아홀을 형성한 후에 비아홀에 도전 물질, 예를 들어 텅스텐을 갭필하고 이를 화학적기계적연마(CMP) 공정으로 평탄화하여 주변 회로 영역(A)의 제 2금속 배선(32)과 수직으로 연결되는 비아(38)를 형성한다.
종래 기술에 의한 반도체 소자내 주변 회로 영역 및 더미 필드 영역의 배선 및 콘택 제조 공정은, 더미 필드 영역에 더미 액티브, 폴리 더미, 더미 금속을 각각 추가하여 소자 분리막, PMD, IMD의 평탄화를 위한 화학적기계적연마(CMP) 공정시 더미 필드 영역의 균일도를 향상시켰다.
하지만, 도 2a 내지 도 2c에 도시된 바와 같이, PMD, IMD의 콘택/비아 평탄화를 위한 화학적기계적연마(CMP) 공정시, 예를 들어 제 4IMD(36)에 콘택홀(37)을 형성하고 텅스텐을 갭필한 후에 화학적기계적연마(CMP) 공정으로 제 4IMD(36) 표면의 텅스텐을 제거하여 평탄화할 경우 더미 필드 영역(B)에 비아 패턴이 없기 때문에 패턴 밀도 차이에 의해 더미 필드 영역(B)의 평탄화 균일도가 나빠지게 된다. 즉, 주변 회로 영역과 더미 필드 영역의 비아 패턴 밀도 차이에 의해 주변 회로 영역의 비아를 위한 화학적기계적연마(CMP) 공정시 비아가 있는 주변 회로 영역보다 비아가 없는 더미 필드 영역의 PMD, 및 IMD가 덜 식각되기 때문에 두 영역 사이에서 단차(step difference)(도 1의 C)를 보이게 된다.
따라서, 종래 기술은 더미 필드 영역(B)에 폴리 더미 및 더미 금속 패턴을 형성하여 PMD 및 IMD의 화학적기계적연마(CMP) 균일도를 개선하더라도, 전체 BEOL(Back-End Of Layer)의 균일도를 결정하는 주변 회로 영역의 콘택/비아를 위한 화학적기계적연마(CMP) 공정시 PMD 및 IMD의 균일도를 향상시키지는 못하게 된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 소자내 주변 회로 영역과 더미 필드 영역의 제조 공정시 더미 필드 영역에도 더미 콘택 및 더미 비아를 추가 형성함으로써, 주변 회로 영역과 더미 필드 영역의 콘택/비아의 화학적기계적연마에 의한 전체 평탄화 균일도를 개선할 수 있는 반도체 소자의 더미 콘택 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 주변 회로 영역 및 더미 필드 영역이 정의된 반도체 소자에 있어서, 주변 회로 영역의 하부 층간 절연막(PMD)에 형성된 콘택과, 더미 필드 영역의 하부 층간 절연막(PMD)에 형성된 더미 콘택과, 하부 층간 절연막(PMD) 상부에 콘택과 연결되는 배선과, 하부 층간 절연막(PMD) 상부에 더미 콘택과 연결되는 더미 배선과, 적어도 다층으로 구성되며, 하부 층간 절연막(PMD), 배선 및 더미 배선을 층간 절연하는 평탄화된 상부 층간 절연막(IMD)과, 적어도 다층으로 구성되며, 평탄화된 상부 층간 절연막(IMD)의 주변 회로 영역에 배선과 연결되는 비아와, 적어도 다층으로 구성되며, 평탄화된 상부 층간 절연막(IMD)의 더미 필드 영역에 더미 배선과 연결되는 더미 비아를 포함한다.
상기 목적을 달성하기 위하여 본 발명의 제조 방법은, 주변 회로 영역 및 더미 필드 영역이 정의된 반도체 소자의 제조 방법에 있어서, 주변 회로 영역의 하부 층간 절연막(PMD)에 콘택을 형성함과 동시에, 더미 필드 영역의 하부 층간 절연 막(PMD)에 더미 콘택을 형성하는 단계와, 하부 층간 절연막(PMD) 상부에 콘택과 연결되는 배선을 형성함과 동시에, 더미 콘택과 연결되는 더미 배선을 형성하는 단계와, 하부 층간 절연막(PMD), 배선 및 더미 배선을 층간 절연하는 평탄화된 상부 층간 절연막(IMD)을 형성하는 단계와, 평탄화된 상부 층간 절연막(IMD)의 주변 회로 영역에 배선과 연결되는 비아를 형성함과 동시에, 평탄화된 상부 층간 절연막(IMD)의 더미 필드 영역에 더미 배선과 연결되는 더미 비아를 형성하는 단계를 포함한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 소자내 주변 회로 영역 및 더미 필드 영역의 배선 및 더미 콘택 구조를 나타낸 수직 단면도이다.
도 3에 도시된 바와 같이, 주변 회로 영역(A) 및 더미 필드 영역(B)으로 정의되는 반도체 기판(100)으로서 실리콘 기판에 STI 등의 공정으로 형성된 소자 분리막(102)이 형성되어 있고, 주변 회로 영역(A)의 반도체 기판의 액티브(104)에 게이트 절연막을 개재하여 게이트 전극(106) 및 소오스/드레인 영역(110)을 갖는 모스 트랜지스터가 형성되어 있다. 그리고, 더미 필드 영역(B)의 반도체 기판의 소자 분리막(102) 상부에 게이트 절연막을 개재하여 폴리 더미(108)가 형성되어 있으며 소자 분리막(102) 사이의 기판에 더미 액티브(105)가 형성되어 있다.
주변 회로 영역(A) 및 더미 필드 영역(B)의 기판 전체에 층간 절연을 위한 PMD(112)가 형성되어 있으며 PMD(112)의 콘택홀을 통해 주변 회로 영역(A)의 소오스/드레인 영역(110)과 수직으로 연결되는 콘택(114)이 형성되어 있다. PMD(112)의 다른 콘택홀을 통해 더미 필드 영역(B)의 폴리 더미(108)와 수직으로 연결되는 더미 콘택(115)이 형성되어 있다.
또 주변 회로 영역(A) 및 더미 필드 영역(B)의 PMD(112) 상부 전면에 제 1금속 배선(116) 및 제 1더미 금속(117)이 형성되어 있으며 이들 금속(116, 117)을 평탄화하기 위하여 적어도 제 1IMD(118) 및 제 2IMD(120)가 형성되어 있다. 이때, 주변 회로 영역(A)의 제 2IMD(120)의 비아홀을 통해 제 1금속 배선(116)이 수직으로 연결되는 비아(122)가 형성되어 있고, 더미 필드 영역(B)의 제 2IMD(120)의 다른 비아홀을 통해 더미 금속(117)과 수직으로 연결되는 더미 비아(123)가 형성되어 있다.
또한 주변 회로 영역(A) 및 더미 필드 영역(B)의 제 2IMD(120) 상부 전면에 제 2금속 배선(124) 및 제 2더미 금속(125)이 형성되어 있으며 이들 금속(124, 125)을 평탄화하기 위한 제 3IMD(126) 및 제 4IMD(128)가 형성되어 있다. 이때, 주변 회로 영역(A)의 제 4IMD(128)의 비아홀을 통해 제 2금속 배선(124)이 수직으로 연결되는 비아(130)가 형성되어 있고, 더미 필드 영역(B)의 제 4IMD(128)의 다른 비아홀을 통해 더미 금속(125)과 수직으로 연결되는 더미 비아(132)가 형성되어 있다.
그러므로, 본 발명에 따른 반도체 소자는, 더미 필드 영역에 더미 액티브, 폴리 더미, 더미 금속뿐만 아니라, 더미 콘택 및 더미 비아를 구비하므로 소자 분리막, PMD, IMD, 콘택/비아의 평탄화를 위한 화학적기계적연마(CMP) 공정시 주변 회로 영역 및 더미 필드 영역 사이의 평탄화 균일도(도 3의 D)를 향상시킬 수 있다.
도 4a 내지 도 4c는 본 발명에 따른 반도체 소자내 주변 회로 영역 및 더미 필드 영역의 배선 및 더미 콘택 제조 공정을 설명하기 위한 공정 순서도이다.
도 3 및 도 4a 내지 도 4c를 참조하면, 본 발명에 따른 반도체 소자내 주변 회로 영역 및 더미 필드 영역의 배선 및 콘택 제조 공정은 다음과 같이 진행된다.
우선, 주변 회로 영역(A) 및 더미 필드 영역(B)으로 정의되는 반도체 기판(100)으로서 실리콘 기판에 STI 등의 공정을 실시하여 액티브 영역 및 비액티브 영역을 구분하는 소자 분리막(102)을 형성하고, 웰(well)을 위한 도펀트 이온 주입 공정을 실시하여 주변 회로 영역(A)의 반도체 기판에 액티브(104) 영역을 형성함과 동시에, 더미 필드 영역(B)의 소자 분리막(102) 사이의 기판에 더미 액티브(105)를 형성한다.
반도체 기판(100)에 게이트 절연막 및 폴리를 순차 적층하고 이를 패터닝하여 주변 회로 영역(A)의 반도체 기판의 액티브(104)에 게이트 절연막을 개재한 게이트 전극(106)을 형성함과 동시에, 더미 필드 영역(B)의 반도체 기판의 소자 분리막(102) 상부에 게이트 절연막을 개재한 폴리 더미(108)를 형성한다.
계속해서, 도펀트 이온 주입 공정을 실시하여 주변 회로 영역(A)의 반도체 기판의 액티브(104)에 소오스/드레인 영역(110)을 형성한다.
그리고, 주변 회로 영역(A) 및 더미 필드 영역(B)의 기판 전체에 층간 절연을 위한 PMD(112)를 증착하고 그 표면을 화학적기계적연마(CMP) 공정으로 평탄화한다. PMD(112)에 콘택홀을 형성하고 콘택홀에 도전 물질, 예를 들어 폴리를 갭필하고 화학적기계적연마(CMP) 공정으로 평탄화하여 주변 회로 영역(A)의 소오스/드레인 영역(110)과 수직으로 연결되는 콘택(114)을 형성함과 동시에, PMD(112)의 다른 콘택홀을 통해 더미 필드 영역(B)의 폴리 더미(108)와 수직으로 연결되는 더미 콘택(115)을 형성한다.
그 다음, PMD(112) 상부 전면에 금속, 예를 들어 알루미늄, 티타늄 등을 증착하고 이를 패터닝하여 주변 회로 영역(A)에 상기 콘택(114)과 연결되는 제 1금속 배선(116)을 형성함과 동시에 더미 필드 영역(B)에 더미 콘택(115)과 연결되는 제 1더미 금속(117)을 형성한다.
PMD(112), 제 1금속 배선(116) 및 제 1더미 금속(117) 전체에 제 1IMD(118) 및 제 2IMD(120)를 증착하고, 제 2IMD(120) 표면을 화학적기계적연마(CMP) 공정으로 평탄화하고 제 2IMD(120)에 비아홀을 형성한 후에 비아홀에 도전 물질, 예를 들어 텅스텐을 갭필하고 이를 화학적기계적연마(CMP) 공정으로 평탄화하여 주변 회로 영역(A)의 제 1금속 배선(116)과 수직으로 연결되는 비아(122)를 형성함과 동시에, PMD(112)의 다른 비아홀을 통해 더미 필드 영역(B)의 제 1더미 금속(117)과 수직으로 연결되는 더미 비아(123)를 형성한다.
계속해서 제 2IMD(120) 상부 전면에 금속, 예를 들어 알루미늄, 티타늄 등을 증착하고 이를 패터닝하여 주변 회로 영역(A)에 상기 비아(122)와 연결되는 제 2금 속 배선(124)을 형성함과 동시에, 더미 필드 영역(B)에 더미 비아(123)와 연결되는 제 2더미 금속(125)을 형성한다.
이들 금속(124, 125)을 평탄화하기 위하여 제 3IMD(126) 및 제 4IMD(128)를 증착한 후에, 제 4IMD(128) 표면을 화학적기계적연마(CMP) 공정으로 평탄화한다. 4IMD(128)에 비아홀을 형성한 후에 상기 비아홀에 도전 물질, 예를 들어 텅스텐을 갭필하고 이를 화학적기계적연마(CMP) 공정으로 평탄화하여 주변 회로 영역(A)의 제 2금속 배선(124)과 수직으로 연결되는 비아(130)를 형성함과 동시에, 더미 필드 영역(B)의 제 4IMD(128)의 다른 비이홀을 통해 제 2더미 금속(125)과 수직으로 연결되는 더미 비아(132)를 형성한다.
그러므로, 본 발명에 따른 반도체 소자내 주변 회로 영역 및 더미 필드 영역의 배선 및 콘택 제조 공정은, 더미 필드 영역에 더미 액티브, 폴리 더미, 더미 금속뿐만 아니라, 더미 콘택 및 더미 비아를 추가 형성함으로써 소자 분리막, PMD, IMD, 콘택/비아의 평탄화를 위한 화학적기계적연마(CMP) 공정시 주변 회로 영역과 더미 필드 영역 사이의 평탄화 균일도를 향상시킬 수 있다.
즉, 도 4a 내지 도 4c에 도시된 바와 같이, 본 발명은 PMD, IMD 콘택/비아의 평탄화를 위한 화학적기계적연마(CMP) 공정시, 예를 들어 제 4IMD(128)에 비아홀(129)을 형성하고 텅스텐을 갭필한 후에 화학적기계적연마(CMP) 공정으로 제 4IMD(128) 표면의 텅스텐을 제거하여 평탄화할 경우 더미 필드 영역(B)에 추가된 더미 비아 패턴에 의해 주변 회로 영역과 더미 필드 영역의 비아 패턴 밀도가 동일해지므로 콘택 및 비아 CMP에 의한 주변 회로 영역 및 더미 필드 영역 사이의 PMD, 및 IMD의 단차 불균일을 방지할 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
이상 설명한 바와 같이, 본 발명은 더미 필드 영역에 더미 콘택 및 더미 비아를 추가 형성함으로써, PMD, IMD의 콘택 및 비아 평탄화를 위한 화학적기계적연마(CMP) 공정시 주변 회로 영역과 더미 필드 영역 사이의 평탄화 균일도를 향상시킬 수 있다.
이에 따라, 본 발명은 웨이퍼내 전체 BEOL 균일도를 향상시킬 수 있어 제품의 품질 및 수율을 개선시킬 수 있다. 예를 들어, 씨모스(CMOS) 이미지 센서와 같은 제품에 적용할 경우 주변 회로 영역 및 더미 필드 영역 사이의 균일도를 높여 빛이 조사되는 초점 거리를 균일하게 유지하여 결국 칼라 균일도를 향상시킬 수 있다.
Claims (6)
- 삭제
- 주변 회로 영역 및 더미 필드 영역이 정의된 반도체 소자에 있어서,상기 주변 회로 영역의 하부 층간 절연막(PMD)에 형성된 콘택과,상기 더미 필드 영역의 하부 층간 절연막(PMD)에 형성된 더미 콘택과,상기 하부 층간 절연막(PMD) 상부에 상기 콘택과 연결되는 배선과,상기 하부 층간 절연막(PMD) 상부에 상기 더미 콘택과 연결되는 더미 배선과,적어도 다층으로 구성되며, 상기 하부 층간 절연막(PMD), 상기 배선 및 더미 배선을 층간 절연하는 평탄화된 상부 층간 절연막(IMD)과,적어도 다층으로 구성되며, 상기 평탄화된 상부 층간 절연막(IMD)의 주변 회로 영역에 상기 배선과 연결되는 비아와,적어도 다층으로 구성되며, 상기 평탄화된 상부 층간 절연막(IMD)의 더미 필드 영역에 상기 더미 배선과 연결되는 더미 비아를 포함하는 반도체 소자의 더미 콘택.
- 주변 회로 영역 및 더미 필드 영역이 정의된 반도체 소자의 제조 방법에 있어서,상기 주변 회로 영역의 하부 층간 절연막(PMD)에 콘택을 형성함과 동시에, 상기 더미 필드 영역의 하부 층간 절연막(PMD)에 더미 콘택을 형성하는 단계와,상기 하부 층간 절연막(PMD) 상부에 상기 콘택과 연결되는 배선을 형성함과 동시에, 상기 더미 콘택과 연결되는 더미 배선을 형성하는 단계와,상기 하부 층간 절연막(PMD), 배선 및 더미 배선을 층간 절연하는 평탄화된 상부 층간 절연막(IMD)을 형성하는 단계와,상기 평탄화된 상부 층간 절연막(IMD)의 주변 회로 영역에 상기 배선과 연결되는 비아를 형성함과 동시에, 상기 평탄화된 상부 층간 절연막(IMD)의 더미 필드 영역에 상기 더미 배선과 연결되는 더미 비아를 형성하는 단계를 포함하는 반도체 소자의 더미 콘택 제조 방법.
- 제 3항에 있어서,상기 방법은,상기 상부 층간 절연막, 비아, 더미 비아를 형성하는 단계를 반복하여 다층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 더미 콘택 제조 방법.
- 제 3항에 있어서,상기 콘택 및 더미 콘택을 형성하는 단계는,상기 하부 층간 절연막(PMD)에 콘택홀을 형성하고, 콘택홀에 도전 물질을 갭필하고 이를 화학적기계적연마 공정으로 평탄화하여 상기 콘택 및 더미 콘택을 형성하는 것을 특징으로 하는 반도체 소자의 더미 콘택 제조 방법.
- 제 3항 및 제 4항 중 어느 한 항에 있어서,상기 비아 및 더미 비아를 형성하는 단계는,상기 평탄화된 상부 층간 절연막(IMD)에 비아홀을 형성하고, 비아홀에 도전 물질을 갭필하고 이를 화학적기계적연마 공정으로 평탄화하여 상기 비아 및 더미 비아를 형성하는 것을 특징으로 하는 반도체 소자의 더미 콘택 제조 방법.
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