KR20100072559A - 반도체 소자의 금속배선 및 그 형성방법 - Google Patents

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Abstract

실시예에 따른 반도체소자의 금속배선은, 반도체 기판 상에 형성된 하부절연층; 상기 하부절연층 상에 갭영역을 사이에 두고 형성된 제1 금속배선 및 제2 금속배선; 상기 제1 및 제2 금속배선 상에 각각 형성된 제1 메탈컨택 및 제2 메탈컨택; 상기 제1 및 제2 메탈컨택의 상부 표면이 노출되도록 상기 하부절연층 상에 적층된 제1 절연층 및 제2 절연층; 및 상기 갭영역에 해당하는 상기 제1 절연층 내부에 형성된 에어갭을 포함한다.
반도체소자, 금속배선, 컨택

Description

반도체 소자의 금속배선 및 그 형성방법{Metal Wiring of Semiconductor Device and Method for Manufacturing thereof}
실시예는 반도체 소자의 금속배선 및 그 형성방법에 관한 것이다.
반도체 메모리를 비롯한 반도체 소자는 통상 다층구조로 이루어지는데, 각각의 층을 이루는 전도층 간의 절연을 위하여 층간절연막이 사용되고 있다. 이러한 층간절연막으로는 대부분 실리콘 산화막 계열의 절연막이 사용되고 있다.
반도체 소자의 고집적화가 가속되어 차세대 초고집적 반도체 소자는 그 디자인 룰(design rule)이 0.13㎛ 이하에 이르고 있다.
초미세 디자인룰을 가지는 반도체 소자에서는 배선(또는 전극) 간의 피치(pithch)가 매우 작아짐에 따라 배선간 정전용량이 커지는 문제점이 있으며, 이러한 배선간의 정전용량 증가는 RC 지연의 증가를 가져와 소자의 동작속도를 떨어뜨리는 요인이 되고 있다.
한편, 반도체 소자의 고집적화에 따라 동일 평면상에 형성되는 금속배선간의 수평간격이 감소되어야 한다. 그런데 금속배선 간의 간격이 좁아지게 되면 금속배선 상호간의 교란(cross talk)가 일어날 수 있으며, 절연막에 의하여 전기적으로 분리된 인접한 금속배선 사이의 기생 캐패시턴스가 증가된다. 따라서, 금속배선을 통한 반도체 소자의 전기적 신호가 불완전하게 전달되거나, 그 전달 속도가 감소하는 문제가 발생된다. 금속배선을 통하여 전달되는 신호 전달 속도는 지연상수(RC, delay constant)에 반비례한다. 금속배선 절연막의 유전상수는 지연상수에 영향을 미치는 한 요인이다. 금속배선간 절연막의 유전상수가 작을수록 지연 상수는 더욱 작은 값을 갖게된다. 이러한 금속배선간 절연막을 저유전 물질(low-k material)로 형성할 경우에도 유전상수는 2.5~3.5에 달한다.
최근 이러한 지연상수를 감소시켜 신호전달 속도를 빠르게 하기 위해서는 유전상수가 낮은 에어갭으로 금속배선들을 절연시키고 있다.
도 1 내지 도 3은 일반적인 반도체 소자의 금속배선 형성방법을 도시한 도면이다.
도 1을 참조하여, 반도체 기판(1)의 금속배선전 절연층(Pre Metal Dielectric:PMD층)(2) 상에 금속배선(3)이 형성된다. 상기 금속배선(3)은 알루미늄과 같은 금속층을 상기 PMD층(2) 상에 형성한 후 선택적으로 패터닝하여 형성될 수 있다. 상기 금속배선(3)은 그 사이의 스페이스에 에어갭(5)을 형성하기 위하여 좁은 수평간격을 가지도록 형성된다.
다음으로 상기 금속배선(3) 상에 층간절연층(4)이 형성된다. 상기 층간절연층(4)은 산화막(SiO2)으로 형성될 수 있다. 상기 금속배선(3)의 간격이 좁은 영역에는 상기 층간절연막(4)이 채워지지 못하게 되어 에어갭(5)이 형성될 수 있다.
도 2를 참조하여, 상기 층간절연막(4)에 비아홀(6)이 형성된다. 상기 비아 홀(6)은 상기 금속배선(3)을 노출시킬 수 있다. 상기 비아홀(6) 형성시 미스얼라인이 되면 상기 비아홀(6)에 의하여 상기 에어갭(5)이 노출되는 문제가 발생된다.
도 3을 참조하여, 상기 비아홀(6)에 텅스텐과 같은 금속을 증착하여 메탈컨택(7)을 형성한다. 상기 메탈컨택(7) 형성을 위한 금속의 증착시 상기 금속물질이 상기 비아홀(6)을 통해 상기 에어갭(5)의 내부로 증착되어 메탈돌기(metal extrusion)(8)가 형성될 수도 있게 된다.
상기와 같이 에어갭(5) 내부에 메탈돌기(8)가 형성되면 상호 인접하는 상기 금속배선(3)이 연결되어 에어갭 펀치(airgap punch) 또는 소자가 오작동되어 반도체 소자의 품질을 떨어뜨리는 문제가 있다.
실시예에서는 금속배선 사이에 에어갭을 형성하여 캐패시턴스를 감소시켜 신호전달속도를 향상시킬 수 있는 반도체소자의 금속배선 및 그 형성방법을 제공한다.
또한, 상기 금속배선으로 구리를 채용함으로써 신호전달 속도를 개선할 수 있는 반도체소자의 금속배선 및 그 형성방법을 제공한다.
또한, 상기 금속배선 상에 비아홀 미스얼라인(misalign)이 발생되더라도 메탈돌기(metal extrusion)가 형성되는 것을 방지할 수 있는 반도체소자의 금속배선 및 그 형성방법을 제공한다.
실시예에 따른 반도체소자의 금속배선은, 반도체 기판 상에 형성된 하부절연층; 상기 하부절연층 상에 갭영역을 사이에 두고 형성된 제1 금속배선 및 제2 금속배선; 상기 제1 및 제2 금속배선 상에 각각 형성된 제1 메탈컨택 및 제2 메탈컨택; 상기 제1 및 제2 메탈컨택의 상부 표면이 노출되도록 상기 하부절연층 상에 적층된 제1 절연층 및 제2 절연층; 및 상기 갭영역에 해당하는 상기 제1 절연층 내부에 형성된 에어갭을 포함한다.
실시예에 따른 반도체소자의 금속배선 형성방법은, 반도체 기판의 하부절연층 상에 제1 및 제2 금속배선을 포함하는 제1 희생층을 형성하는 단계; 상기 제1 및 제2 금속배선과 각각 연결되도록 상기 제1 희생층 상에 제1 메탈컨택 및 제2 메 탈컨택을 포함하는 제2 희생층을 형성하는 단계; 상기 제1 및 제2 희생층을 습식식각공정에 의하여 제거하여 상기 제1 금속배선과 상기 금속배선 사이에 갭영역을 형성하는 단계; 상기 제1 및 제2 메탈컨택을 포함하는 상기 하부절연층 상에 제1 절연층을 형성하고, 상기 제1 절연층을 형성할 때 상기 갭영역에 에어갭이 형성되는 단계; 상기 제1 절연층 상에 제2 절연층을 형성하는 단계; 및 상기 제1 및 제2 절연층에 대한 평탄화공정을 진행하여 상기 제1 및 제2 메탈컨택의 표면을 노출시키는 단계를 포함한다.
실시예에 의하면, 금속배선 및 메탈컨택 형성후 절연층을 형성함으로써 에어갭이 형성될 수 있다. 이에 따라, 상기 금속배선의 캐패시턴스(capacitance)를 감소시킴으로써 소자의 동작속도를 향상시킬 수 있다.
또한, 상기 금속배선 및 메탈컨택이 희생층을 이용한 다마신 공정에 의하여 형성되므로 소자를 집적화 시킬 수 있고 상기 금속배선 및 메탈컨택이 구리로 형성되므로 소자의 동작속도에 기여할 수 있다.
실시예에 따른 반도체소자의 금속배선 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도 13은 실시예에 따른 반도체 소자의 금속배선을 도시한 단면도이다. 예를 들어, 실시예에 따른 금속배선은 이미지센서의 플로팅 확산영역에 연결되는 배선일 수 있다.
실시예에 따른 반도체 소자의 금속배선은, 반도체 기판(10) 상에 형성된 하부절연층(20)과, 상기 하부절연층(20) 상에 갭영역(21)을 사이에 두고 형성된 제1 금속배선(41) 및 제2 금속배선(42)과, 상기 제1 및 제2 금속배선(41,42) 상에 각각 형성된 제1 메탈컨택(61) 및 제2 메탈컨택(62)과, 상기 제1 및 제2 메탈컨택(61,62)의 상부 표면이 노출되도록 상기 하부절연층(20) 상에 적층된 제1 절연층(70) 및 제2 절연층(90) 및 상기 갭영역(21)에 해당하는 상기 제1 절연층(70) 내부에 형성된 에어갭(80)을 포함한다.
예를 들어, 상기 제1 절연층(70)은 PE-CVD에 의한 USG막으로 형성되고, 상기 제2 절연층(90)은 HDP USG막으로 형성될 수 있다. 또한, 상기 갭영역은 0.02~0.15㎛의 너비를 가질 수 있다.
상기 제1 절연층(70)은 상기 제1 및 제2 금속배선(41,42)의 하부 모서리 영역에서는 얇은 제1 두께(T1)로 형성되고, 상기 제1 및 제2 메탈컨택(61,62)의 상부 모서리 영역에서 제1 두께(T1)보다 두꺼운 제2 두께(T2)로 형성된다. 즉, 상기 갭영역(21)에 해당하는 상기 제1 절연층(70) 내부 형태에 의하여 에어갭(80)이 형성된다.
상기 제1, 제2 금속배선(41,42) 및 제1, 제2 메탈컨택(61,62)은 구리로 형성될 수 있다.
상기 제1 및 제2 절연층(90) 상에 상기 제1 및 제2 메탈컨택(61,62)과 전기적으로 연결되도록 상부배선(100)을 포함하는 상부절연층(110)이 형성되어 있다. 예를 들어, 상기 상부절연층(110)은 FSG, SiO2, Cap-SiH4로 형성될 수 있다.
실시예에 의하면, 상기 제1 금속배선 및 제2 금속배선(42) 사이에 해당하는 상기 갭영역에 에어갭(80)이 형성되어 배선간의 캐패시턴스(capacitance)를 감소시켜 신호전달속도를 향상시킬 수 있다. 또한, 상기 제1, 제2 금속배선(41,42) 및 제1 및 제2 메탈컨택(61,62)이 구리물질로 형성되어 신호전송효율을 더욱 향상시킬 수 있다.
이에 따라,상기 금속배선이 단위픽셀의 플로팅 확산부에 연결될 경우 포토다이오드를 통하여 발생되는 일렉트론 전송(electron transfer)을 효과적으로 증대시킬 수 있다.
도 13의 도면부호 중 미설명 도면부호는 이하 제조방법에서 설명하기로 한다.
도 4 내지 도 13을 참조하여, 실시예에 따른 반도체소자의 금속배선 형성방법을 설명한다.
도 4를 참조하여, 반도체 기판(10) 상에 하부절연층(20)이 형성된다.
도 4에 도시되지 않았지만, 상기 반도체 기판(10)에는 액티브 영역을 정의하기 위한 소자분리막이 형성되고, 상기 액티브 영역에는 트랜지스터의 게이트 전극 및 소스/드레인이 형성될 수 있다. 또는 실시예의 반도체 소자가 이미지센서일 경우, 상기 반도체 기판(10)의 액티브 영역에는 단위픽셀을 이루는 포토다이오드, 플 로팅 확산부 및 씨모스 회로가 형성될 수 있다.
상기 하부절연층(20)은 배선과 상기 씨모스 회로 사이를 절연시키기 위한 것으로 PMD(Pre metal Dielectric)일 수 있다. 상기 하부절연층(20)은 PSG(Phosphorus Silicate Glass), BPSG(Boro-Phosphorus Silicate Glass) 및 PE-TEOS가 단층 또는 복층의 구조로 형성될 수 있다.
도시되지는 않았지만, 상기 하부절연층(20)에는 상기 씨모스 회로와 전기적으로 연결되는 콘택플러그가 형성될 수 있다.
상기 하부절연층(20) 상에 제1 희생층(sacrificial layer)(30)이 형성된다. 상기 제1 희생층(30)은 블랙 다이아몬드(Black diamond)로 이루어진 군으로부터 선택된 어느 하나의 저유전 물질(Low-k)로 형성될 수 있다. 상기 제1 희생층(30)은 탄소(Carbon) 또는 CH3를 베이스로 하는 저유전 물질(Low-k)로 형성될 수 있다. 예를 들어, 상기 제1 희생층(30)은 PE-CVD 공정 또는 SOG(Spin on Glass) 공정을 통하여 SiOCH로 형성될 수 있다.
도 5를 참조하여, 상기 제1 희생층(30)에 제1 트랜치(31) 및 제2 트랜치(32)가 형성된다. 상기 제1 및 제2 트랜치(31,32)는 상기 제1 희생층(30) 상에 금속배선 예정영역을 정의하는 개구부를 갖도록 포토레지스트 패턴(미도시)을 형성한 후 상기 포토레지스트 패턴을 식각마스크로 상기 제1 희생층(30)을 식각하여 형성될 수 있다. 상기 제1 트랜치(31)와 제2 트랜치(32) 사이의 너비(D)는 0.02~0.15㎛일 수 있다.
도 6을 참조하여, 상기 제1 및 제2 트랜치(31,32)가 갭필되도록 상기 제1 희 생층(30) 상에 제1 금속층(40)이 형성된다. 예를 들어, 상기 제1 금속층(40)은 구리를 이용한 스퍼터링 방법 또는 전해도금 방법을 통하여 상기 제1 및 제2 트랜치(31,32)를 갭필할 수 있다. 또는, 상기 제1 금속층(40)은 텅스텐을 이용한 PE-CVD 공정을 통하여 형성될 수 있다.
한편, 도 6에 도시되지는 않았지만, 상기 제1 금속층(40)이 형성되기 전에 상기 제1 및 제2 트랜치(31,32)의 단차를 따라 배리어층 및 시드층이 형성될 수 있다.
도 7을 참조하여, 상기 제1 및 제2 트랜치(31,32) 내부에 제1 금속배선(41) 및 제2 금속배선(42)이 형성된다. 상기 제1 및 제2 금속배선(41,42)은 상기 제1 금속층(40)에 대한 CMP와 같은 평탄화 공정을 진행하여 형성될 수 있다. 상기 평탄화 공정시 상기 제1 희생층(30)의 표면이 연마종료점으로 사용될 수 있다.
상기와 같이 제1 및 제2 금속배선(41,42)이 다마신 공정을 이용하여 구리배선으로 형성됨으로써 소자의 동작속도를 향상시킬 수 있다. 즉, 상기 제1 및 제2 금속배선(41,42)이 다마신 공정에 의하여 형성됨으로써 소자의 선폭을 작게 형성할 수 있으면서 높은 전기 이동성(Electro-migration)을 갖는 구리를 채용함으로써 신호전달 특성을 향상시킬 수 있게된다.
도 8 및 도 9를 참조하여, 상기 제1 및 제2 금속배선(41,42)을 포함하는 제1 희생층(30) 상에 제2 희생층(50)이 형성된다. 상기 제2 희생층(50)은 제1 희생층(30)과 동일한 물질 및 방법에 의하여 형성될 수 있다.
상기 제2 희생층(50)을 관통하여 상기 제1 및 제2 금속배선(41,42)과 각각 연결되는 제1 메탈컨택(61) 및 제2 메탈컨택(62)이 형성된다. 상기 제1 및 제2 메탈컨택(61,62)은 구리 또는 텅스텐과 같은 금속물질로 형성될 수 있다. 예를 들어, 상기 제1 및 제2 메탈컨택(61,62)은 상기 제2 희생층(50)을 관통하여 상기 제1 및 제2 메탈컨택(61,62)을 선택적으로 노출시키는 제1 및 제2 비아홀을 형성한다. 상기 제1 및 제2 비아홀이 갭필되도록 상기 제2 희생층(50)에 제2 금속층(60)을 형성한다. 상기 제2 금속층(60)에 대한 평탄화 공정을 진행하여 상기 제1 및 제2 메탈컨택(61,62)을 형성한다. 즉, 상기 제2 금속층(60)은 상기 제1 금속층(40)과 동일한 물질 및 동일한 방법에 의하여 형성될 수 있다.
상기 제1 메탈컨택(61)은 상기 제1 금속배선(41)과 전기적으로 연결되고, 상기 제2 메탈컨택(62)은 상기 제2 금속배선(42)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 메탈컨택(61,62)도 다마신 공정에 의하여 형성되어 소자의 신호전달 특성을 향상시킬 수 있게 된다.
도 10을 참조하여, 상기 제1 희생층(30) 및 제2 희생층(50)이 제거된다. 상기 제1 및 제2 희생층(30,50)은 습식 식각공정을 통해 케거될 수 있다. 상기 제1 희생층(30) 및 제2 희생층(50)은 동일한 물질 및 동일한 방법에 의하여 형성된 것이므로 케미컬을 이용한 식각공정을 통해 동시에 제거될 수 있다.
예를 들어, 상기 제1 및 제2 희생층(30,50)은 DHF 케미컬(DHF Chemical)을 사용하여 제거할 수 있다. 상기 DHF 케미컬은 HF와 DI 워터(Deionzed water)가 1:50의 비율로 혼합될 수 있다.
따라서, 상기 DHF 케미컬을 사용하여 상기 제1 및 제2 희생층(30,50)을 제거 함으로써, 상기 하부절연층(20) 상에 제1 금속배선(41), 제1 메탈컨택(61) 및 제2 금속배선(42), 제2 메탈컨택(62)이 남아있게 된다.
또한, 상기 제1 및 제2 희생층(30,50)의 제거에 의하여 상기 제1 금속배선(41)과 제2 금속배선(42) 사이의 상기 하부절연층(20)의 표면이 노출된다. 이하에서 상기 제1 금속배선(41)과 제2 금속배선(42) 사이의 공간을 갭영역(21)이라고 지칭한다.
반도체 소자의 고집적화에 따라 동일 평면상에 형성되는 금속배선간의 수평간격이 감소되어야 하므로 상기 제1 및 제2 금속배선(41,42) 사이의 갭영역(21)은 좁은 너비를 가지도록 형성된다. 특히, 상기 제1 및 제2 금속배선(41,42) 사이에 에어갭(air gap)을 형성하기 위하여 상기 갭영역(21)은 좁은 너비를 가질 수 있다. 예를 들어, 상기 갭영역(21)의 너비(D)는 0.02~0.15㎛로 형성될 수 있다.
도 11을 참조하여, 상기 제1, 제2 금속배선(41,42) 및 제1, 제2 메탈컨택(61,62)을 포함하는 하부절연층(20) 상에 제1 절연층(70)이 형성된다. 상기 제1 절연층(70)을 형성할 때 상기 제1 금속배선(41)과 상기 제2 금속배선(42) 사이의 갭영역(21)에 에어갭(80)이 형성된다. 상기 에어갭(70)은 그 입구로 갈수록 좁은 내부 폭을 가질 수 있다.
상기 제1 절연층(70)은 PE-CVD 공정을 통하여 USG 또는 SiH4 막으로 형성될 수 있다. 예를 들어, 상기 제1 절연층(70)은 500~3000Å의 두께로 형성될 수 있다. 상기 제1 절연층(70)은 상기 제1 금속배선(41), 제1 메탈컨택(61) 및 제2 금속배선(42),제2 메탈컨택(62)의 단차를 따라 상기 하부절연층(20) 상에 형성된다.
상기 제1 절연층(70)은 PE-CVD공정에 의하여 형성되므로 상기 제1 및 제2 메탈컨택(61,62)의 상부 모서리영역에 더 두꺼운 두께로 형성될 수 있다. 특히, 제1 너비(D)를 가지는 상기 갭영역(21)에서 상기 제1 절연층(70)은 상기 갭영역(21)의 바닥면보다 상기 제1 및 제2 금속배선(41,42)의 상부 측벽 및 상부 모서리 영역에 더 빠른 속도로 증착될 수 있다. 예를 들어, 상기 갭영역(21)에 형성된 제1 절연층(70)은 상기 제1 및 제2 금속배선(41,42)의 하부 모서리 영역에서는 제1 두께(T1)로 형성되고 상기 제1 및 제2 메탈컨택(61,62)의 상부 모서리 영역에서는 제1 두께(T1)보다 두꺼운 제2 두께(T2)로 형성될 수 있다.
따라서, 상기 제1 및 제2 금속배선(41,42) 사이에 해당하는 상기 갭영역(21)에는 상기 제1 절연층(70)에 의하여 에어갭(80)이 형성될 수 있다. 또한, 상기 제1 및 제2 메탈컨택(61,62)의 상부 모서리 영역에 형성되는 제1 절연층(70)은 두꺼운 두께로 형성되므로 그 측면이 서로 붙을 수도 있다. 따라서, 상기 제1 절연층(70)에 의하여 상기 에어갭(80)의 입구는 폐쇄되거나 미세한 홀형태로 형성될 수도 있다.
다음으로 상기 제1 절연층(70) 및 에어갭(80) 상에 제2 절연층(90)이 형성된다.
상기 제2 절연층(90)은 HDP(High Density Plasma) 공정을 통하여 USG막으로 형성될 수 있다. 예를 들어, 상기 제2 절연층(90)은 1000~5000Å의 두께로 형성될 수 있다. 상기 제2 절연층(90)은 HDP 공정을 통하여 형성되므로 상기 제1 절연층(70)의 표면을 따라 높은 밀도로 형성될 수 있다. 특히, 상기 제2 절연층(90)은 상기 에어갭(80)의 입구를 완전히 막도록 형성될 수 있다. 이것은 상기 에어갭(80)의 입구가 상기 제1 절연층(70)에 의하여 막혀있거나 좁게 형성된 상태이므로 HDP 공정에 의하여 형성되는 제2 절연층(90)은 상기 에어갭(80)의 입구로 침투하기가 어렵기 때문이다.
상기와 같이 제1 및 제2 절연층(70,90)에 의하여 상기 제1 및 제2 금속배선(41,42) 사이에 에어갭(80)이 형성될 수 있다. 한편 도시되지는 않았지만, 상기 제2 절연층(90) 상에 PE-CVD 공정을 통하여 Cap-TEOS층이 형성될 수 있다.
도 12를 참조하여, 상기 제1 및 제2 절연층(70, 90)에 대한 평탄화 공정을 진행하여 상기 제1 및 제2 메탈컨택(61,62)의 표면을 노출시킨다. 상기 평탄화 공정은 CMP 공정이며 상기 제1 및 제2 메탈컨택(61,62)의 표면이 연마종료점이 될 수 있다.
도 13을 참조하여, 상기 제1 및 제2 메탈컨택(61,62) 상에 상부배선(100)을 포함하는 상부절연층(110)이 형성된다. 상기 상부배선(100)은 상기 제1 및 제2 메탈컨택(61,62) 상에 각각 형성되어 전기적으로 연결될 수 있다.
예를 들어, 상기 상부배선(100)은 알루미늄, 텅스텐, 구리등과 같은 금속물질로 형성될 수 있다. 상기 상부절연층(200)은 FSG, SiO2 및 Cap-SiH4로 형성될 수 있다.
실시예에 따른 반도체소자의 금속배선 형성방법에 의하면, 다마신 공정에 의하여 금속배선 및 메탈컨택이 형성되므로 소자의 집적화를 이룰 수 있다. 또한, 상기 금속배선 및 메탈컨택을 구리로 형성함으로써 소자의 동작속도를 향상시킬 수 있다.
또한, 상기 금속배선 및 메탈컨택을 형성한 후 그 사이의 갭영역에 에어갭을 형성함으로써 비아공정에 의한 에어갭의 펀치쓰루 현상을 미연에 방지하여 소자의 신뢰성(reliability)을 향상시킬 수 있다.
또한, 상기 금속배선 상에 PE-CVD 공정에 의하여 절연층을 증착함으로써 상기 금속배선 사이에 에어갭을 형성할 수 있다. 이에 따라 상기 금속배선 사이의 캐패시턴스(capacitance)를 감소시킬 수 있다. 상기 금속배선 및 메탈컨택이 단위픽셀의 플로팅 확산부와 전기적으로 연결된 경우 상기 에어갭에 의한 캐패시턴스를 줄일 수 있게 되어 포토다이오드를 통하여 발생되는 일렉트론 트랜스퍼(electron transfer)를 효과적으로 증대시킬 수 있다.
이상과 같이 실시예에 따른 반도체 소자의 금속배선 및 그 형성방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 실시예가 한정되는 것은 아니며, 실시예의 기술사항 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
도 1 내지 도 3은 종래의 반도체 소자의 금속배선 형성방법을 나타내는 도면이다.
도 4 내지 도 13은 실시예에 따른 반도체 소자의 금속배선 형성방법을 나타내는 도면이다.

Claims (13)

  1. 반도체 기판 상에 형성된 하부절연층;
    상기 하부절연층 상에 갭영역을 사이에 두고 형성된 제1 금속배선 및 제2 금속배선;
    상기 제1 및 제2 금속배선 상에 각각 형성된 제1 메탈컨택 및 제2 메탈컨택;
    상기 제1 및 제2 메탈컨택의 상부 표면이 노출되도록 상기 하부절연층 상에 적층된 제1 절연층 및 제2 절연층; 및
    상기 갭영역에 해당하는 상기 제1 절연층 내부에 형성된 에어갭을 포함하는 반도체소자의 금속배선.
  2. 제1항에 있어서,
    상기 제1 절연층 및 제2 절연층은 USG막으로 형성된 것을 특징으로 하는 반도체소자의 금속배선.
  3. 제1항에 있어서,
    상기 제1, 제2 금속배선 및 제1, 제2 메탈컨택은 구리로 형성된 것을 특징으로 하는 반도체소자의 금속배선.
  4. 반도체 기판의 하부절연층 상에 제1 및 제2 금속배선을 포함하는 제1 희생층 을 형성하는 단계;
    상기 제1 및 제2 금속배선과 각각 연결되도록 상기 제1 희생층 상에 제1 메탈컨택 및 제2 메탈컨택을 포함하는 제2 희생층을 형성하는 단계;
    상기 제1 및 제2 희생층을 습식식각공정에 의하여 제거하여 상기 제1 금속배선과 상기 금속배선 사이에 갭영역을 형성하는 단계;
    상기 제1 및 제2 메탈컨택을 포함하는 상기 하부절연층 상에 제1 절연층을 형성하고, 상기 제1 절연층을 형성할 때 상기 갭영역에 에어갭이 형성되는 단계;
    상기 제1 절연층 상에 제2 절연층을 형성하는 단계; 및
    상기 제1 및 제2 절연층에 대한 평탄화공정을 진행하여 상기 제1 및 제2 메탈컨택의 표면을 노출시키는 단계를 포함하는 반도체소자의 금속배선 형성방법.
  5. 제4항에 있어서,
    상기 제1 희생층 및 제2 희생층은 블랙 다이아몬드(Black diamond)로 이루어진 군으로부터 선택된 어느 하나의 저유전 물질로 형성되는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  6. 제4항에 있어서,
    상기 제1 및 제2 희생층은 탄소(Carbon) 및 CH3를 베이스로 하는 저유전 물질인 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  7. 제4항에 있어서,
    상기 제1 및 제2 희생층은 DHF를 사용하여 제거하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  8. 제4항에 있어서,
    상기 제1 및 제2 희생층은 HF와 DI워터가 1:50의 비율로 혼합된 케미컬에 의하여 제거하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  9. 제4항에 있어서,
    상기 제1, 제2 금속배선 및 제1, 제2 메탈컨택은 다마신 공정에 의하여 형성되는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  10. 제4항에 있어서,
    상기 제1 및 제2 금속배선을 포함하는 제1 희생층을 형성하는 단계는,
    상기 하부절연층 상에 제1 희생층을 형성하는 단계;
    상기 제1 희생층을 선택적으로 패터닝하여 상기 갭영역만큼 이격된 제1 및 제2 트랜치를 형성하는 단계;
    상기 제1 및 제2 트랜치의 표면을 따라 배리어막 및 시드막을 형성하는 단계;
    상기 제1 및 제2 트랜치가 갭필되도록 금속막을 형성하는 단계; 및
    상기 금속막에 대한 평탄화공정을 진행하는 단계를 포함하는 반도체소자의 금속배선 형성방법.
  11. 제4항에 있어서,
    상기 제1 및 제2 메탈컨택을 포함하는 제2 희생층을 형성하는 단계는,
    상기 제1 희생층 상에 제2 희생층을 형성하는 단계;
    상기 제1 및 제2 금속배선이 각각 노출되도록 상기 제2 희생층에 제1 및 제2 비아홀을 형성하는 단계;
    상기 제1 및 제2 비아홀의 표면을 따라 배리어막 및 시드막을 형성하는 단계;
    상기 제1 및 제2 비아홀이 갭필되도록 금속막을 형성하는 단계; 및
    상기 금속막에 대한 평탄화공정을 진행하는 단계를 포함하는 반도체소자의 금속배선 형성방법.
  12. 제4항에 있어서,
    상기 제1 절연층은 PE-CVD에 의한 USG막으로 형성되고, 상기 제2 절연층은 HDP공정에 의한 USG막으로 형성되며,
    상기 에어갭은 상기 제1 절연층이 형성될 때 상기 갭영역의 바닥영역보다 그 상부영역인 제1 및 제2 메탈컨택의 상부 모서리영역에 두껍게 증착되어 형성되는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  13. 제4항에 있어서,
    상기 제1 및 제2 메탈컨택 상부에 상부배선을 포함하는 상부 절연층이 형성되는 단계를 더 포함하는 반도체소자의 금속배선 형성방법.
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* Cited by examiner, † Cited by third party
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US9386708B2 (en) 2012-11-22 2016-07-05 Samsung Electronics Co., Ltd. Method of forming electric wiring using inkjet printing

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