KR20100072556A - 반도체 소자의 금속배선 및 그 형성방법 - Google Patents

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Abstract

실시예에 따른 반도체소자의 금속배선은, 하부 절연층이 형성된 반도체 기판; 상기 하부 절연층 상에 상호 갭영역을 가지도록 형성된 제1 금속배선 및 제2 금속배선; 상기 제2 금속배선 상에 형성된 메탈컨택; 상기 메탈컨택의 표면이 노출되도록 상기 제1 및 제2 금속배선 상에 적층된 제1 및 제2 절연층; 및 상기 갭영역에 해당하는 상기 제1 절연층에 형성된 에어갭을 포함하고, 상기 에어갭의 입구는 상기 제2 절연층에 의하여 막혀있고 상기 에어갭은 입구로 갈수록 좁은 내부 폭을 가지는 것을 포함한다.
반도체소자, 금속배선, 컨택

Description

반도체 소자의 금속배선 및 그 형성방법{Metal Wiring of Semiconductor Device and Method for Manufacturing thereof}
실시예는 반도체 소자의 금속배선 및 그 형성방법에 관한 것이다.
반도체 메모리를 비롯한 반도체 소자는 통상 다층구조로 이루어지는데, 각각의 층을 이루는 전도층 간의 절연을 위하여 층간절연막이 사용되고 있다. 이러한 층간절연막으로는 대부분 실리콘 산화막 계열의 절연막이 사용되고 있다.
반도체 소자의 고집적화가 가속되어 차세대 초고집적 반도체 소자는 그 디자인 룰(design rule)이 0.13㎛ 이하에 이르고 있다.
초미세 디자인룰을 가지는 반도체 소자에서는 배선(또는 전극) 간의 피치(pithch)가 매우 작아짐에 따라 배선간 정전용량이 커지는 문제점이 있으며, 이러한 배선간의 정전용량 증가는 RC 지연의 증가를 가져와 소자의 동작속도를 떨어뜨리는 요인이 되고 있다.
한편, 반도체 소자의 고집적화에 따라 동일 평면상에 형성되는 금속배선간의 수평간격이 감소되어야 한다. 그런데 금속배선 간의 간격이 좁아지게 되면 금속배선 상호간의 교란(cross talk)가 일어날 수 있으며, 절연막에 의하여 전기적으로 분리된 인접한 금속배선 사이의 기생 캐패시턴스가 증가된다. 따라서, 금속배선을 통한 반도체 소자의 전기적 신호가 불완전하게 전달되거나, 그 전달 속도가 감소하는 문제가 발생된다. 금속배선을 통하여 전달되는 신호 전달 속도는 지연상수(RC, delay constant)에 반비례한다. 금속배선 절연막의 유전상수는 지연상수에 영향을 미치는 한 요인이다. 금속배선간 절연막의 유전상수가 작을수록 지연 상수는 더욱 작은 값을 갖게된다. 이러한 금속배선간 절연막을 저유전 물질(low-k material)로 형성할 경우에도 유전상수는 2.5~3.5에 달한다.
최근 이러한 지연상수를 감소시켜 신호전달 속도를 빠르게 하기 위해서는 유전상수가 낮은 에어갭으로 금속배선들을 절연시키고 있다.
도 1 내지 도 3은 일반적인 반도체 소자의 금속배선 형성방법을 도시한 도면이다.
도 1을 참조하여, 반도체 기판(1)의 금속배선전 절연층(Pre Metal Dielectric:PMD층)(2) 상에 금속배선(3)이 형성된다. 상기 금속배선(3)은 알루미늄과 같은 금속층을 상기 PMD층(2) 상에 형성한 후 선택적으로 패터닝하여 형성될 수 있다. 상기 금속배선(3)은 그 사이의 스페이스에 에어갭(5)을 형성하기 위하여 좁은 수평간격을 가지도록 형성된다.
다음으로 상기 금속배선(3) 상에 층간절연층(4)이 형성된다. 상기 층간절연층(4)은 산화막(SiO2)으로 형성될 수 있다. 상기 금속배선(3)의 간격이 좁은 영역에는 상기 층간절연막(4)이 채워지지 못하게 되어 에어갭(5)이 형성될 수 있다. .
도 2를 참조하여, 상기 층간절연막(4)에 비아홀(6)이 형성된다. 상기 비아 홀(6)은 상기 금속배선(3)을 노출시킬 수 있다. 상기 비아홀(6) 형성시 미스얼라인이 되면 상기 비아홀(6)에 의하여 상기 에어갭(5)이 노출되는 문제가 발생된다.
도 3을 참조하여, 상기 비아홀(6)에 텅스텐과 같은 금속을 증착하여 메탈컨택(7)을 형성한다. 상기 메탈컨택(7) 형성을 위한 금속의 증착시 상기 금속물질이 상기 비아홀(6)을 통해 상기 에어갭(5)의 내부로 증착되어 메탈돌기(metal extrusion)(8)가 형성될 수도 있게 된다.
상기와 같이 에어갭(5) 내부에 메탈돌기(8)가 형성되면 상호 인접하는 상기 금속배선(3)이 연결되어 에어갭 펀치(airgap punch) 또는 소자가 오작동되어 반도체 소자의 품질을 떨어뜨리는 문제가 있다.
실시예에서는 금속배선 사이에 에어갭을 형성하여 캐패시턴스를 감소시켜 신호전달속도를 향상시킬 수 있는 반도체소자의 금속배선 및 그 형성방법을 제공한다.
또한, 금속배선 상에 비아홀 미스얼라인(misalign)이 발생되더라도 메탈돌기(metal extrusion)가 형성되는 것을 방지할 수 있는 반도체소자의 금속배선 및 그 형성방법을 제공한다.
실시예에 따른 반도체소자의 금속배선은, 하부 절연층이 형성된 반도체 기판; 상기 하부 절연층 상에 상호 갭영역을 가지도록 형성된 제1 금속배선 및 제2 금속배선; 상기 제2 금속배선 상에 형성된 메탈컨택; 상기 메탈컨택의 표면이 노출되도록 상기 제1 및 제2 금속배선 상에 적층된 제1 및 제2 절연층; 및 상기 갭영역에 해당하는 상기 제1 절연층에 형성된 에어갭을 포함하고, 상기 에어갭의 입구는 상기 제2 절연층에 의하여 막혀있고 상기 에어갭은 입구로 갈수록 좁은 내부 폭을 가지는 것을 포함한다.
실시예에 따른 반도체소자의 금속배선 형성방법은,반도체 기판의 하부 절연층 상에 금속층을 형성하는 단계; 상기 금속층 상에 메탈컨택을 포함하는 상부 절연층을 형성하는 단계; 상기 금속층을 패터닝하여 제1 금속배선을 형성하고 상기 제1 금속배선과 갭영역을 가지도록 상기 메탈컨택의 하부에 제2 금속배선을 형성하 는 단계; 상기 제1, 제2 금속배선 및 메탈컨택을 포함하는 상기 하부 절연층 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층을 형성할 때 상기 갭영역에 해당하는 상기 제1 절연층에 에어갭이 형성되는 단계; 상기 제1 절연층 상에 제2 절연층을 형성하는 단계; 상기 메탈컨택의 표면이 노출되도록 상기 제1 및 제2 절연층에 대한 평탄화공정을 진행하는 단계를 포함하고, 상기 에어갭의 입구는 상기 제2 절연층에 의하여 막혀있고 상기 에어갭은 입구로 갈수록 좁은 내부 폭을 가지는 것을 포함한다.
실시예에 의하면, 비아 퍼스트(via first) 공정에 의하여 금속층 상에 메탈컨택이 먼저 형성됨으로써 상기 메탈컨택의 미스얼라인(misalign)을 미연에 방지하여 소자의 신뢰성(reliability)을 향상시킬 수 있다.
또한, 상기 금속배선 사이의 에어갭에 의하여 상기 금속배선의 캐패시턴스(capacitance)를 감소시킴으로써 소자의 동작속도를 향상시킬 수 있다.
실시예에 따른 반도체소자의 금속배선 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도 11은 실시예에 따른 반도체 소자의 금속배선을 도시한 단면도이다. 실시 예에 따른 금속배선은 이미지센서의 플로팅 확산영역에 배선일 수 있다.
실시예에 따른 반도체 소자의 금속배선은, 하부절연층(20)이 형성된 반도체 기판(10)과, 상기 하부절연층(20) 상에 상호 갭영역(21)을 가지도록 형성된 제1 금속배선(M1) 및 제2 금속배선(M2)과, 상기 제2 금속배선(M2) 상에 형성된 메탈컨택(50)과, 상기 메탈컨택(50)의 표면이 노출되도록 상기 제1 및 제2 금속배선(M1,M2) 상에 적층된 제1 및 제2 절연층(61,81)과, 상기 갭영역(21)에 해당하는 상기 제1 절연층(60)에 형성된 에어갭(70)을 포함한다.
상기 에어갭(70)은 그 입구로 갈수록 좁은 내부 폭을 가지도록 형성되고, 상기 입구는 상기 제2 절연층(81)에 의하여 폐쇄될 수 있다.
상기 갭영역(21)은 너비는 0.02~0.05㎛로 형성될 수 있다. 상기 갭영역(21)이 좁은 폭을 가지도록 형성되어 상기 갭영역(21) 상에 형성되는 제1 절연층(61)에 의하여 에어갭(70)이 형성될 수 있다.
상기 갭영역(21)에 형성된 상기 제1 절연층(60)은, 상기 갭영역(21)의 바닥면에서는 제1 두께(T1)로 형성되고 상기 갭영역(21)의 상부에서는 제1 두께(T1)보다 두꺼운 제2 두께(t2)로 형성된다.
즉, 상기 갭영역(21)에 형성된 제1 절연층(61)이 제1 및 제2 금속배선(M1,M2)의 상부 모서리 영역에서는 두꺼운 두께로 형성되고, 하부 모서리 영역에서는 얇은 두께로 형성되어 상기 제1 금속배선(M1)과 제2 금속배선(M2) 사이에 에어갭(70)이 형성될 수 있다. 특히, 상기 제1 금속배선(M1)과 상기 제2 금속배선(M2)의 상부 모서리영역에 형성된 제1 절연층(61)의 제2 두께(T2)영역은 서로 붙 어 있는 형태로 형성될 수 있다.
예를 들어, 상기 제1 절연층(61)은 PE-CVD에 의한 SiH4 또는 USG막으로 형성되고 500~3000Å의 두께로 형성될 수 있다. 상기 제2 절연층(81)은 HDP USG막으로 형성되고, 1000~5000Å의 두께로 형성될 수 있다.
상기 메탈컨택(50)의 상부표면이 노출되도록 상기 제2 절연층(81) 상에 TEOS로 형성된 제3 절연층(91)이 더 형성된다. 상기 제3 절연층(91)은 PE-CVD에 의한 Cap-TEOS이며 약 2000~7000Å의 두께로 형성될 수 있다.
상기 제1 내지 제3 절연층(61,81,91)은 상기 메탈컨택(50)이 노출되도록 평탄화된 표면을 가질 수 있다.
상기 메탈컨택(50) 상에 상기 제2 금속배선(M2)과 연결되는 상부배선(100)이 형성되어 있다.
실시예에 의한 이미지센서는, 제1 및 제2 금속배선(M1,M2) 사이에 에어갭(70)이 형성되어 배선간의 캐패시턴스(capacitance)를 감소시켜 신호전달속도를 향상시킬 수 있다. 이에 따라,상기 금속배선()이 단위픽셀의 플로팅 확산부에 연결될 경우 포토다이오드를 통하여 발생되는 일렉트론 전송(electron transfer)을 효과적으로 증대시킬 수 있다.
도 11의 도면부호 중 미설명 도면부호는 이하 제조방법에서 설명하기로 한다.
도 4 내지 도 11을 참조하여, 실시예에 따른 반도체소자의 금속배선 형성방법을 설명한다.
도 4를 참조하여, 반도체 기판(10) 상에 하부절연층(20)이 형성된다.
도 4에 도시되지 않았지만, 상기 반도체 기판(10)에는 액티브 영역을 정의하기 위한 소자분리막이 형성되고, 상기 액티브 영역에는 트랜지스터의 게이트 전극 및 소스/드레인이 형성될 수 있다. 또는 실시예의 반도체 소자가 이미지센서일 경우, 상기 반도체 기판(10)의 액티브 영역에는 단위픽셀을 이루는 포토다이오드, 플로팅 확산부 및 씨모스 회로가 형성될 수 있다.
상기 하부절연층(20)은 배선과 상기 씨모스 회로 사이를 절연시키기 위한 것으로 PMD(Pre metal Dielectric)일 수 있다. 상기 하부절연층(20)은 PSG(Phosphorus Silicate Glass), BPSG(Boro-Phosphorus Silicate Glass) 및 PE-TEOS가 단층 또는 복층의 구조로 형성될 수 있다.
도시되지는 않았지만, 상기 하부절연층(20)에는 상기 씨모스 회로와 전기적으로 연결되는 콘택플러그가 형성될 수 있다.
상기 하부절연층(20) 상에 금속층(30)이 형성된다. 상기 금속층(30)은 구리금속, 합금 또는 실리사이드를 포함하는 다양한 전도성 물질로 형성될 수 있다. 예를 들어, 상기 금속층(30)은 알루미늄, 구리, 코발트 또는 텅스텐으로 형성될 수 있다.
상기 금속층(30) 상에 희생절연층(40)이 형성된다. 예를 들어, 상기 희생절연층(40)은 산화막 또는 질화막으로 형성될 수 있다.
도 5를 참조하여, 상기 희생절연층(40)을 관통하여 상기 금속층(30)을 노출시키는 비아홀(45)이 형성된다. 상기 비아홀(45)은 상기 희생절연층(40)을 선택적 으로 노출시키는 포토레지스트 패턴(미도시)을 형성한 후 상기 포토레지스트 패턴을 식각마스크로 하는 식각공정에 의하여 형성될 수 있다. 따라서, 상기 비아홀(45)은 상기 금속층(30)을 선택적으로 노출시킬 수 있다.
상기 비아홀(45)은 금속배선 형성 전에 상기 금속층(30) 상에 형성되는 비아 퍼트스(Via first) 공정에 의해 형성된다. 따라서, 상기 비아홀(45)과 금속배선의 미스얼라인을 방지함으로써 소자의 신뢰성을 향상시킬 수 있다.
도 6을 참조하여, 상기 비아홀(45) 내부에 메탈컨택(50)이 형성된다. 상기 메탈컨택(50)은 상기 비아홀(45)을 포함하는 희생절연층(40) 상에 텅스텐과 같은 금속물질을 증착한 후 CMP 공정을 진행하여 형성될 수 있다. 따라서, 상기 메탈컨택(50)은 상기 금속층(30) 전체와 전기적으로 연결된 상태가 된다.
도 7을 참조하여, 상기 메탈컨택(50)을 포함하는 희생절연층(40) 상에 마스크 패턴(200)이 형성된다. 상기 마스크 패턴(200)은 상기 금속층(30)을 패터닝하여 금속배선을 형성하기 위한 것으로 포토레지스트막을 코팅한 후 패터닝하여 형성될 수 있다.
복수개의 금속배선을 형성하기 위하여 상기 마스크 패턴(200)은 복수개로 형성될 수 있다. 또한, 상기 마스크 패턴(200) 중 어느 하나는 상기 메탈컨택(50)에 얼라인 되도록 형성될 수 있다. 도 7에서 상기 마스크 패턴(200)은 상기 메탈컨택(50)과 동일한 너비로 형성되었지만, 상기 마스크 패턴(200)은 상기 메탈컨택(50)보다 넓은 너비를 가지도록 형성될 수 있다. 그러면 상기 마스크 패턴(200)과 상기 메탈컨택(50)의 얼라인이 용이하게 이루어질 수 있다.
상기 마스크 패턴(200) 중 상기 메탈컨택(50) 상에 형성된 마스크 패턴(200)은 이웃하는 마스크 패턴(200)과 제1 너비(D1)의 이격거리를 가지도록 형성될 수 있다. 예를 들어, 상기 제1 너비(D1)는 0.02~0.15㎛일 수 있다. 또한, 나머지 마스크 패턴(200)들의 이격거리는 상기 제1 너비(D1)보다 넓은 제2 너비(D2)를 가지도록 형성될 수 있다. 예를 들어, 상기 제2 너비(D2)는 0.15㎛ 이상의 너비를 가지도록 형성될 수 있다.
도 7 및 도 8을 참조하여, 상기 하부절연층(20) 상에 복수개의 금속배선이 형성된다. 예를 들어, 상기 금속배선은 제1 금속배선(M1), 제2 금속배선(M2), 제3 금속배선(M3) 및 제4 금속배선(M4)일 수 있다.
상기 제1 내지 제4 금속배선(M1,M2,M3,M4)은 상기 마스크 패턴(200)을 식각마스크로 하는 식각공정을 진행하여 상기 희생절연층(40) 및 금속층(30)을 선택적으로 식각하여 형성될 수 있다. 또한, 상기 제2 금속배선(M2)은 상기 마스크 패턴(200) 및 메탈컨택(50)을 식각마스크로 하는 식각공정에 의하여 형성된 것일 수 있다. 이후, 상기 희생절연층(40)과 마스크 패턴(200)은 제거될 수 있다.
따라서, 상기 하부절연층(20) 상에는 상기 제1 내지 제4 금속배선(M1,M2,M3,M4)이 형성된다. 상기 제1 내지 제4 금속배선(M1,M2,M3,M4)은 서로 이격되도록 갭영역(21)을 가질 수 있다.
특히 반도체 소자의 고집적화에 따라 동일 평면상에 형성되는 금속배선간의 수평간격이 감소되어야 하므로 상기 제1 내지 제4 금속배선(M1,M2,M3,M4) 사이의 갭영역(21)은 좁은 너비를 가지도록 형성된다. 상기 제1 내지 제4 금속배 선(M1,M2,M3,M4) 사이에 에어갭을 형성하기 위하여 상기 갭영역(21)은 좁은 너비를 가질 수 있다.
예를 들어, 상기 메탈컨택(50) 하부의 상기 제2 금속배선(M2)와 이웃하는 제1 및 제3 금속배선(M1,M3) 사이의 갭영역(21)은 제1 너비(D1)로 형성될 수 있다. 또한, 상기 제3 및 제4 금속배선(M3,M4) 사이의 갭영역은 상기 제1 너비(D1)보다 큰 제2 너비(D2)로 형성될 수 있다. 상기 제1 너비(D1)는 0.02~0.15㎛로 형성되고, 상기 제2 너비(D2)는 0.15㎛보다 큰 너비를 가질 수 있다.
도 9를 참조하여, 상기 제1 내지 제4 금속배선(M1,M2,M3,M4)을 포함하는 하부절연층(20) 상에 제1 절연층(60)이 형성된다. 상기 제1 절연층(60)을 형성할 때 상기 제1 금속배선(M1)과 상기 제2 금속배선(M2) 사이의 갭영역(21)에 에어갭(70)이 형성된다. 상기 에어갭(70)은 그 입구로 갈수록 좁은 내부 폭을 가질 수 있다.
상기 제1 절연층(60)은 PE-CVD 공정을 통하여 USG 또는 SiH4 막으로 형성될 수 있다. 예를 들어, 상기 제1 절연층(60)은 500~3000Å의 두께로 형성될 수 있다. 상기 제1 절연층(60)은 상기 제1 내지 제4 금속배선(M1,M2,M3,M4)의 단차를 따라 상기 하부절연층(20) 상에 형성된다. 상기 제1 절연층(60)은 PE-CVD공정에 의하여 형성되므로 상기 제1 내지 제4 금속배선(M1,M2,M3,M4)의 모서리 영역에 더 두꺼운 두께로 형성될 수 있다. 특히, 제1 너비(D1)를 가지는 상기 갭영역(21)에서 상기 제1 절연층(60)은 상기 갭영역(21)의 바닥면보다 상기 제1 및 제2 금속배선(M1,M2)의 측벽 및 상부 모서리 영역에 더 빠른 속도로 증착될 수 있다. 예를 들어, 상기 갭영역(21)에 형성된 제1 절연층(60)은 상기 갭영역(21)의 바닥의 모서리에서는 제 1 두께(T1)로 형성되고 상기 갭영역(21)의 상부 모서리 영역에서는 제1 두께(T1)보다 두꺼운 제2 두께(T2)로 형성될 수 있다.
따라서, 상기 제1 및 제2 금속배선(M1,M2) 사이에 해당하는 상기 갭영역(21)에는 상기 제1 절연층(60)에 의하여 에어갭(70)이 형성될 수 있다. 또한, 상기 제1 및 제2 금속배선(M1,M2)의 상부 모서리 영역에 형성되는 제1 절연층(60)은 두꺼운 두께(T2)로 형성되므로 그 측면이 서로 붙을 수도 있다. 따라서, 상기 제1 절연층(60)에 의하여 상기 에어갭(70)의 입구는 폐쇄되거나 미세한 홀형태로 형성될 수도 있다.
다음으로 상기 제1 절연층(60) 및 에어갭(70) 상에 제2 절연층(80)이 형성된다.
상기 제2 절연층(80)은 HDP(High Density Plasma) 공정을 통하여 USG막으로 형성될 수 있다. 예를 들어, 상기 제2 절연층(80)은 1000~5000Å의 두께로 형성될 수 있다. 상기 제2 절연층(80)은 HDP 공정을 통하여 형성되므로 상기 제1 절연층(60)의 표면을 따라 높은 밀도로 형성될 수 있다. 특히, 상기 제2 절연층(80)은 상기 에어갭(70)의 입구를 완전히 막도록 형성될 수 있다. 이것은 상기 에어갭(70)의 입구가 상기 제1 절연층(60)에 의하여 좁게 형성된 상태이므로 HDP 공정에 의하여 형성되는 제2 절연층(80)은 상기 에어갭(70)의 입구로 침투하기가 어렵기 때문이다.
상기와 같이 제1 및 제2 절연층(60,80)에 의하여 상기 제1 및 제2 금속배선(M1,M2) 사이에 에어갭(70)이 형성될 수 있다. 한편 설명하지는 않았지만, 상기 제2 및 제3 금속배선(M2,M3) 사이에도 에어갭(70)이 형성될 수 있다. 또한, 상기 제3 및 제4 금속배선(M3,M4)은 제2 너비(D2)의 갭영역을 가지므로 에어갭이 형성되지 않을 수 있다.
다음으로 상기 제2 절연층(80) 상에 제3 절연층(90)이 형성된다. 상기 제3 절연층(90)은 PE-CVD 공정을 통하여 Cap-TEOS로 형성될 수 있다.
도 10을 참조하여, 상기 제1 내지 제3 절연층(60,80,90)에 대한 평탄화 공정을 진행하여 상기 메탈컨택(50)의 표면을 노출시킨다. 상기 평탄화 공정은 CMP 공정이며 상기 메탈컨택(50)의 표면이 연마종료점이 될 수 있다.
상기 평탄화 공정에 의하여 상기 메탈컨택(50)의 표면이 노출되고 상기 제1 절연층(61), 제2 절연층(81) 및 제3 절연층(91)의 표면이 선택적으로 노출될 수 있다.
도 11을 참조하여, 상기 메탈컨택(50) 상에 상부배선(100)이 형성된다. 상기 상부배선(100)은 상기 메탈컨택(50) 상에 금속층(미도시)을 증착한 후 패터닝하여 상기 메탈컨택(50) 상에 선택적으로 형성될 수 있다.
실시예에 따른 반도체소자의 금속배선 형성방법에 의하면, 비아 퍼스트(via first) 공정에 의하여 금속층 상에 메탈컨택이 먼저 형성됨으로써 상기 메탈컨택의 미스얼라인(misalign)을 미연에 방지하여 소자의 신뢰성(reliability)을 향상시킬 수 있다.
또한, 상기 금속배선 상에 PE-CVD 공정에 의하여 절연층을 증착함으로써 상기 금속배선 사이에 에어갭을 형성할 수 있다. 이에 따라 상기 금속배선 사이의 캐 패시턴스(capacitance)를 감소시킬 수 있다. 상기 금속배선 및 메탈컨택이 단위픽셀의 플로팅 확산부와 전기적으로 연결된 경우 상기 에어갭에 의한 캐패시턴스를 줄일 수 있게 되어 포토다이오드를 통하여 발생되는 일렉트론 트랜스퍼(electron transfer)를 효과적으로 증대시킬 수 있다.
이상과 같이 실시예에 따른 반도체 소자의 금속배선 및 그 형성방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 실시예가 한정되는 것은 아니며, 실시예의 기술사항 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
도 1 내지 도 3은 종래의 반도체 소자의 금속배선 형성방법을 나타내는 도면이다.
도 4 내지 도 11은 실시예에 따른 반도체 소자의 금속배선 형성방법을 나타내는 도면이다.

Claims (10)

  1. 하부 절연층이 형성된 반도체 기판;
    상기 하부 절연층 상에 상호 갭영역을 가지도록 형성된 제1 금속배선 및 제2 금속배선;
    상기 제2 금속배선 상에 형성된 메탈컨택;
    상기 메탈컨택의 표면이 노출되도록 상기 제1 및 제2 금속배선 상에 적층된 제1 및 제2 절연층; 및
    상기 갭영역에 해당하는 상기 제1 절연층에 형성된 에어갭을 포함하고,
    상기 에어갭의 입구는 상기 제2 절연층에 의하여 막혀있고 상기 에어갭은 입구로 갈수록 좁은 내부 폭을 가지는 것을 특징으로 하는 반도체소자의 금속배선.
  2. 제1항에 있어서,
    상기 갭영역에 형성된 상기 제1 절연층은,
    상기 갭영역의 바닥면에서는 제1 두께로 형성되고 상기 갭영역의 상부에서는 제1 두께보다 두꺼운 제2 두께로 형성된 것을 특징으로 하는 반도체소자의 금속배선.
  3. 제1항에 있어서,
    상기 제1 절연층은 USG막으로 형성되고, 상기 제2 절연층은 HDP USG막인 것 을 특징으로 하는 반도체 소자의 금속배선.
  4. 제1항에 있어서,
    상기 제2 절연층 상에 TEOS로 형성된 제3 절연층을 더 포함하는 반도체소자의 금속배선.
  5. 반도체 기판의 하부 절연층 상에 금속층을 형성하는 단계;
    상기 금속층 상에 메탈컨택을 포함하는 상부 절연층을 형성하는 단계;
    상기 금속층을 패터닝하여 제1 금속배선을 형성하고 상기 제1 금속배선과 갭영역을 가지도록 상기 메탈컨택의 하부에 제2 금속배선을 형성하는 단계;
    상기 제1, 제2 금속배선 및 메탈컨택을 포함하는 상기 하부 절연층 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층을 형성할 때 상기 갭영역에 해당하는 상기 제1 절연층에 에어갭이 형성되는 단계;
    상기 제1 절연층 상에 제2 절연층을 형성하는 단계;
    상기 메탈컨택의 표면이 노출되도록 상기 제1 및 제2 절연층에 대한 평탄화공정을 진행하는 단계를 포함하고,
    상기 에어갭의 입구는 상기 제2 절연층에 의하여 막혀있고 상기 에어갭은 입구로 갈수록 좁은 내부 폭을 가지는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  6. 제5항에 있어서,
    상기 메탈컨택을 형성하는 단계는,
    상기 금속층이 노출되도록 상기 상부 절연층을 선택적으로 식각하여 비아홀을 형성하는 단계; 및
    상기 비아홀 내부에 금속물질을 갭필한 후 평탄화하는 단계를 포함하는 반도체소자의 금속배선 형성방법.
  7. 제5항에 있어서,
    상기 제1 및 제2 금속배선을 형성하는 단계는,
    상기 메탈컨택을 포함하는 상부 절연층 상에 포토레지스트막을 도포하는 단계;
    상기 포토레지스트막에 대한 포토공정을 진행하여 상호 제1 너비를 가지는 포토레지스트 패턴들을 형성하고, 상기 포토레지스트 패턴 중 어느 하나는 상기 메탈컨택에 얼라인되도록 형성하는 단계;
    상기 포토레지스트 패턴 및 메탈컨택을 식각마스크로 사용하여 상기 상부 절연층 및 금속층을 식각하는 단계; 및
    상기 포토레지스트 패턴 및 상부 절연층을 제거하는 단계를 포함하는 반도체소자의 금속배선 형성방법.
  8. 제5항에 있어서,
    상기 제1 절연층은 PE-CVD 공정을 통해 USG막 또는 SiH4막으로 형성되고,
    상기 갭영역에 형성된 제1 절연층은 상기 갭영역의 바닥면에서는 제1 두께로 형성되고 상기 갭영역의 상부에서는 제1 두께보다 두꺼운 제2 두께로 형성되어 상기 갭영역에 에어갭을 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  9. 제5항에 있어서,
    상기 제2 절연층은 HDP 공정을 통해 USG막으로 형성되는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  10. 제5항에 있어서,
    상기 제2 절연층을 형성한 다음, 상기 제2 절연층 상에 TEOS막으로 이루어진 제3 절연층을 형성하는 단계를 더 포함하는 반도체소자의 금속배선 형성방법.
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