KR100495857B1 - 반도체 소자의 다층 금속 배선 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 다층 금속 배선 형성 방법에 관한 것으로, 듀얼 다마신(dual damascene)공정으로 층간 절연막에 다수의 듀얼 다마신 패턴을 형성한 후 금속층 증착하고, 화학 기계적 연마 공정으로 금속층을 연마하여 듀얼 다마신 패턴 내에 하부 금속 배선과 비아 콘택홀을 통해 연결된 상부 금속 배선을 형성하고, 듀얼 다마신 공정에 사용된 층간 절연막을 완전히 제거하고, 상부 금속 배선을 포함한 전체 구조상에 스텝-커버리지(step-coverage) 특성이 나쁜 절연물을 증착한 후, 화학 기계적 연마 공정으로 상부 금속 배선의 상부면이 노출되는 시점까지 절연막을 연마하여 하부 금속 배선과 상부 금속 배선 사이에 유전율이 낮은 에어 갭(air gap)을 갖는 새로운 층간 절연막을 형성하므로써, 유전율이 낮은 에어 갭에 의해 하부 금속 배선과 상부 금속 배선 사이의 인트린직 캐패시티(intrinsic capacity)가 작아져 소자 동작시 시정수 지연(RC delay)을 감소시킬 수 있어 소자의 신뢰성 및 동작 속도를 향상시킬 수 있을 뿐만 아니라, 하부 금속 배선과 상부 금속 배선 사이의 간격을 좁힐 수 있어 소자의 고집적화 및 소형화를 실현할 수 있는 반도체 소자의 금속 배선 형성 방법에 관하여 기술된다.

Description

반도체 소자의 다층 금속 배선 형성 방법
본 발명은 반도체 소자의 다층 금속 배선 형성 방법에 관한 것으로, 특히 하부 금속 배선과 상부 금속 배선 사이를 절연시키는 절연층의 유전율을 낮추어 하부 금속 배선과 상부 금속 배선 사이의 인트린직 캐패시티(intrinsic capacity)를 작게하므로써, 소자 동작시 시정수 지연(RC delay)의 감소로 소자의 신뢰성 및 동작 속도를 향상시킬 수 있을 뿐만 아니라, 하부 금속 배선과 상부 금속 배선 사이의 간격을 좁힐 수 있어 소자의 고집적화 및 소형화를 실현할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 및 소형화되어 감에 따라 하부 금속 배선과 상부 금속 배선 사이의 간격은 좁아지고 있다. 하부 금속 배선과 상부 금속 배선 사이의 간격이 좁아질 경우 시정수 지연이 증가되고, 이로 인하여 소자의 동작 속도가 느려지는 문제가 있어 반도체 소자의 신뢰성 저하는 물론 소자의 고집적화 및 소형화를 이룰 수 없게 된다.
도 1a 내지 도 1c는 종래 반도체 소자의 다층 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판(11)상에 하부 금속 배선(12)을 형성한다. 하부 금속 배선(12)을 포함한 기판(11)상에 층간 절연막(13)을 형성한 후, 층간 절연막(13)의 일부분을 식각 하여 하부 금속 배선(12)의 일부분이 노출되는 다수의 비아 콘택홀(14)을 형성한다.
상기에서, 층간 절연막(13)은 주로 산화물(oxide) 계통의 물질을 사용하며, 통상 산화물은 그 유전율이 약 3.9 정도이다.
도 1b를 참조하면, 비아 콘택홀(14)을 포함한 층간 절연막(13)상에 장벽 금속층(15) 및 금속층(16)을 순차적으로 형성한다.
도 1c를 참조하면, 금속층(16) 및 장벽 금속층(15)을 패터닝하여 비아 콘택홀(14)을 통해 하부 금속 배선(12)과 연결되는 상부 금속 배선(160)을 형성한다.
상기한 종래의 방법으로 형성된 하부 금속 배선(12)과 상부 금속 배선(160)은 층간 절연막(13)에 의해 전기적으로 절연된다. 이러한 상태에서 소자를 동작하게 되면, 하부 금속 배선(12)과 상부 금속 배선(160) 사이에 인트린직 캐패시티(intrinsic capacity)가 생기게 되는데, 인트린직 캐패시티의 크기는 층간 절연막(13)의 유전율에 따라 달라지게 된다. 그런데, 기존에 사용되는 층간 절연막(13)의 유전율은 약 3.9 정도이기 때문에 반도체 소자가 고집적화 및 소형화되어 감에 따라 시정수 지연(RC delay)을 가져왔다. 이러한 시정수 지연은 반도체 소자에서 중요한 동작 속도 저하를 초래하게 되는 문제가 발생된다.
따라서, 본 발명은 반도체 소자의 다층 금속 배선 형성 시에 하부 금속 배선과 상부 금속 배선 사이를 절연시키는 절연층의 유전율을 낮추어 하부 금속 배선과 상부 금속 배선 사이의 인트린직 캐패시티(intrinsic capacity)를 작게하므로써, 소자 동작시 시정수 지연(RC delay)의 감소로 소자의 신뢰성 및 동작 속도를 향상시킬 수 있을 뿐만 아니라, 하부 금속 배선과 상부 금속 배선 사이의 간격을 좁힐 수 있어 소자의 고집적화 및 소형화를 실현할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 금속 배선 형성 방법은 기판 상에 하부 금속 배선을 형성한 후, 상기 하부 금속 배선을 포함한 기판 상에 식각 정지막을 형성하는 단계; 상기 식각 정지막 상에 트렌치와 비아 콘택홀로 이루어진 다수의 듀얼 다마신 패턴이 형성된 제 1 층간 절연막을 형성하는 단계; 상기 듀얼 다마신 패턴을 포함한 제 1 층간 절연막 상에 장벽 금속층 및 금속층을 형성한 후, 화학 기계적 연마 공정으로 연마하여 상기 비아 콘택홀을 통해 상기 하부 금속 배선과 연결된 다수의 상부 금속 배선을 형성하는 단계; 상기 제 1 층간 절연막을 제거하는 단계; 상기 상부 금속 배선 사이에 에어 갭이 형성된 절연막을 형성하는 단계; 및 상기 절연막을 화학 기계적 연마 공정으로 연마하여 하부 금속 배선과 상부 금속 배선을 전기적으로 절연시키는 제 2 층간 절연막이 형성되는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 다층 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판(21)상에 하부 금속 배선(22)을 형성한다. 하부 금속 배선(22)을 포함한 기판(21)상에 제 1 식각 정지막(23)을 형성한다. 제 1 식각 정지막(23)상에 제 1 절연막(24), 제 2 식각 정지막(25) 및 제 2 절연막(26)을 형성하여 금속 배선간 절연을 위한 제 1 층간 절연막(100)이 형성되는데, 듀얼 다마신(dual damascene) 공정으로 듀얼 다마신 패턴을 형성하기 위하여, 제 1 식각 정지막(23)상에 제 1 절연막(24) 및 제 2 식각 정지막(25)을 형성한 후, 제 2 식각 정지막(25)의 일부분을 식각하고, 제 2 절연막(26)을 제 2 식각 정지막(25)상에 형성하고, 제 2 절연막(26)의 일부분을 식각 하여 트렌치(27A)를 형성하고, 제 1 절연막(24)의 일부분을 식각 하여 하부 금속 배선(22)의 일부가 노출되는 비아 콘택홀(27B)을 형성하여, 트렌치(27A)와 비아 콘택홀(27B)을 갖는 다수의 듀얼 다마신 패턴(27)이 형성된다.
상기에서, 제 1 식각 정지막(23)은 질화물을 증착하여 형성된다. 제 2 식각 정지막(25)은 듀얼 다마신 패턴(27)의 비아 콘택홀(27A) 및 트렌치(27A)를 정의(define)하는 역할을 한다.
도 2b를 참조하면, 듀얼 다마신 패턴(27)을 포함한 제 1 층간 절연막(100)상에 장벽 금속층(28) 및 금속층(29)을 순차적으로 형성한다.
도 2c를 참조하면, 금속층(29) 및 장벽 금속층(28)을 제 1 층간 절연막(100)의 상부면이 노출되는 시점까지 화학 기계적 연마 공정으로 연마하여 듀얼 다마신 패턴(27) 내에 하부 금속 배선(22)과 비아 콘택홀(27B)을 통해 연결된 다수의 상부 금속 배선(290)을 형성한다.
도 2d를 참조하면, 제 1 식각 정지막(23)을 식각 장벽으로 하여 듀얼 다마신 공정에 사용된 제 1 층간 절연막(100)을 완전히 제거한다.
도 2e를 참조하면, 상부 금속 배선(290)을 포함한 전체 구조상에 스텝-커버리지(step-coverage) 특성이 나쁜 절연물을 증착하여 절연막(30)을 형성한다. 절연막(30)은 스텝-커버리지 특성이 나쁘기 때문에 상호 근접된 상부 금속 배선(290) 사이에 에어 갭(air gap; 31)이 형성된다.
상기에서, 절연막(30)은 플라즈마 증가형 테오스계 산화막(PE-TEOS oxide film)과 고밀도 플라즈마 산화막(HDP oxide film) 등과 같은 스텝-커버리지 특성이 나쁜 산화물로 형성된다. 에어 갭(air gap; 31)은 에어(air)의 유전율이 "1"이기 때문에 층간 절연막으로 주로 사용되는 산화물(oxide) 계통의 물질보다 훨씬 유전율이 낮다. 에어 갭(air gap; 31)은 네거티브 슬롭(negative slop)을 이용하여 제조된다.
도 2f를 참조하면, 화학 기계적 연마 공정으로 상부 금속 배선(290)의 상부면이 노출되는 시점까지 절연막(30)을 연마하여 하부 금속 배선(22)과 상부 금속 배선(290) 사이에 유전율이 낮은 에어 갭(air gap; 31)을 갖는 새로운 제 2 층간 절연막(300)이 형성된다.
상기한 본 발명의 실시예는 듀얼 다마신(dual damascene)공정으로 층간 절연막에 다수의 듀얼 다마신 패턴을 형성한 후 금속층 증착하고, 화학 기계적 연마 공정으로 금속층을 연마하여 듀얼 다마신 패턴 내에 하부 금속 배선과 비아 콘택홀을 통해 연결된 상부 금속 배선을 형성하고, 듀얼 다마신 공정에 사용된 층간 절연막을 완전히 제거하고, 상부 금속 배선을 포함한 전체 구조상에 스텝-커버리지(step-coverage) 특성이 나쁜 절연물을 증착한 후, 화학 기계적 연마 공정으로 상부 금속 배선의 상부면이 노출되는 시점까지 절연막을 연마하여 하부 금속 배선과 상부 금속 배선 사이에 유전율이 낮은 에어 갭(air gap)을 갖는 새로운 층간 절연막을 형성하여 반도체 소자의 다층 금속 배선을 형성하는 기술로서, 유전율이 낮은 에어 갭에 의해 하부 금속 배선과 상부 금속 배선 사이의 인트린직 캐패시티(intrinsic capacity)가 작아져 소자 동작시 시정수 지연(RC delay)을 감소시킬 수 있어 소자의 신뢰성 및 동작 속도를 향상시킬 수 있을 뿐만 아니라, 하부 금속 배선과 상부 금속 배선 사이의 간격을 좁힐 수 있어 소자의 고집적화 및 소형화를 실현할 수 있다.
상술한 바와 같이, 본 발명은 듀얼 다마신 공법을 이용하여 하부 금속 배선과 상부 금속 배선의 층간 절연 물질로 유전율이 낮은 에어(air; 유전율=1)를 사용하므로써, 기존의 공정에 비해 인트린직 캐패시티의 감소를 가져올 수 있어 시정수 지연의 감소 즉, 소자의 동작 속도 측면에서 우수한 반도체 소자를 얻을 수 있고, 또한 듀얼 다마신 공법을 사용하므로 식각하기 힘든 금속층을 식각할 필요가 없고 식각하기 용이한 절연막을 식각 하면 되기 때문에 공정을 진행하기 용이한 효과가 있다.
도 1a 내지 도 1c는 종래 반도체 소자의 다층 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 다층 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 기판 12: 하부 금속 배선
13: 층간 절연막 14: 비아 콘택홀
15: 장벽 금속층 16: 금속층
160: 상부 금속 배선 21: 기판
22: 하부 금속 배선 23: 제 1 식각 정지막
24: 제 1 절연막 25: 제 2 식각 정지막
26: 제 2 절연막 100: 제 1 층간 절연막
27: 듀얼 다마신 패턴 27A: 트렌치
27B: 비아 콘택홀 28: 장벽 금속층
29: 금속층 290: 상부 금속 배선
30: 절연막 31: 에어 갭
300: 제 2 층간 절연막

Claims (5)

  1. 기판 상에 하부 금속 배선을 형성한 후, 상기 하부 금속 배선을 포함한 기판 상에 식각 정지막을 형성하는 단계;
    상기 식각 정지막 상에 트렌치와 비아 콘택홀로 이루어진 다수의 듀얼 다마신 패턴이 형성된 제 1 층간 절연막을 형성하는 단계;
    상기 듀얼 다마신 패턴을 포함한 제 1 층간 절연막 상에 장벽 금속층 및 금속층을 형성한 후, 화학 기계적 연마 공정으로 연마하여 상기 비아 콘택홀을 통해 상기 하부 금속 배선과 연결된 다수의 상부 금속 배선을 형성하는 단계;
    상기 제 1 층간 절연막을 제거하는 단계;
    상기 상부 금속 배선 사이에 에어 갭이 형성된 절연막을 형성하는 단계; 및
    상기 절연막을 화학 기계적 연마 공정으로 연마하여 하부 금속 배선과 상부 금속 배선을 전기적으로 절연시키는 제 2 층간 절연막이 형성되는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 식각 정지막은 질화물을 증착하여 형성되는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 절연막은 플라즈마 증가형 테오스계 산화막과 고밀도 플라즈마 산화막과 같은 스텝-커버리지 특성이 나쁜 산화물로 형성되는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 에어 갭은 유전율이 "1"인 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 에어 갭은 네거티브 슬롭을 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
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