KR20010003458A - 반도체 소자의 배선 형성방법 - Google Patents
반도체 소자의 배선 형성방법 Download PDFInfo
- Publication number
- KR20010003458A KR20010003458A KR1019990023755A KR19990023755A KR20010003458A KR 20010003458 A KR20010003458 A KR 20010003458A KR 1019990023755 A KR1019990023755 A KR 1019990023755A KR 19990023755 A KR19990023755 A KR 19990023755A KR 20010003458 A KR20010003458 A KR 20010003458A
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- film
- oxide layer
- air gap
- forming
- Prior art date
Links
Classifications
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F42—AMMUNITION; BLASTING
- F42B—EXPLOSIVE CHARGES, e.g. FOR BLASTING, FIREWORKS, AMMUNITION
- F42B12/00—Projectiles, missiles or mines characterised by the warhead, the intended effect, or the material
- F42B12/02—Projectiles, missiles or mines characterised by the warhead, the intended effect, or the material characterised by the warhead or the intended effect
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F42—AMMUNITION; BLASTING
- F42B—EXPLOSIVE CHARGES, e.g. FOR BLASTING, FIREWORKS, AMMUNITION
- F42B12/00—Projectiles, missiles or mines characterised by the warhead, the intended effect, or the material
- F42B12/72—Projectiles, missiles or mines characterised by the warhead, the intended effect, or the material characterised by the material
- F42B12/74—Projectiles, missiles or mines characterised by the warhead, the intended effect, or the material characterised by the material of the core or solid body
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Combustion & Propulsion (AREA)
- General Engineering & Computer Science (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 비교적 단순한 공정으로 배선 사이에 에어갭을 형성할 수 있는 반도체 소자의 배선 형성방법을 제공한다.
본 발명에 따라 상부에 제 1 산화막이 형성된 반도체 기판 상에 도전막을 형성하고, 도전막 상에 제 2 산화막을 형성한다. 그런 다음, 제 2 산화막, 도전막 및 제 1 산화막을 식각하여 소정 간격으로 이격된 다수개의 하부 배선층을 형성하고, 식각된 제 2 산화막을 플로우시켜 하부 배선층 상부에서 제 2 산화막을 연결시킴과 동시에 하부 배선층 사이에 에어갭을 형성한다. 그리고 나서, 기판 전면에 평탄화를 위한 제 3 산화막을 형성한다. 본 실시예에서, 제 2 산화막은 BPSG막, PSG막, USG막으로 이루어진 그룹으로부터 선택되는 하나의 물질로 형성하고, 플로우는 700 내지 900℃의 온도에서 10 내지 30분 동안 진행한다. 또한, 제 3 산화막은 고밀도 플라즈마 화학기상증착으로 형성한다.
Description
본 발명은 반도체 소자의 배선 형성방법에 관한 것으로, 특히, 에어-갭(Air-gap)을 구비한 반도체 소자의 배선 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 배선 사이의 간격이 미세해지고 있다. 한편, 이러한 배선들 사이의 절연을 위하여 사용되는 절연물질의 높은 유전상수(K)로 인하여 배선 사이의 캐패시턴스가 증가되어 신호지연(RC-Delay) 현상이 발생됨으로써 소자의 특성이 저하된다.
따라서, 배선 사이의 캐패시턴스를 낮추기 위하여, 유전상수가 낮은 에어갭(air gap)을 이용하여 배선사이를 절연시키는 기술(Solid State Technology 1999 February Page 51 "Air Gap Lower k of interconnect dielectrics")이 제시되었다.
도 1a 내지 도 1d는 일본의 마쯔시다에서 제시한 종래의 에어-갭을 이용한 반도체 소자의 배선 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 상부에 제 1 산화막(11)이 형성된 반도체 기판(10) 상에제 1 도전막(12)을 증착하고, 제 1 도전막(12) 상부에 제 2 산화막(13)을 형성한다. 그런 다음, 제 1 도전막(12)의 일부가 노출되도록 제 2 산화막(13)을 식각하여 콘택홀을 형성하고, 상기 콘택홀에 매립됨과 동시에 제 2 산화막(13)의 표면으로부터 돌출된 플러그(14)를 형성한다. 그런 다음, 제 2 산화막(13) 상에 제 2 산화막(13)의 일부를 노출시키는 레지스트 패턴(15A, 15B, 15C, 15D)을 형성한다. 여기서, 레지스트 패턴(15) 중 하나(15B)는 플러그(14)의 일부분을 덮도록 한다.
도 1b를 참조하면, 레지스트 패턴(15A, 15B, 15C, 15D) 및 플러그(14)를 마스크로하여 제 2 산화막(13) 및 제 1 도전막(12)을 과도식각으로 식각하여, 하부 배선층(12A, 12B, 12C, 12D)을 형성함과 동시에 제 1 산화막(11)을 일부 두께만큼 식각한다. 그런 다음, 공지된 방법으로 제지스트 패턴(15A, 15B, 15C, 15D)을 제거하고, 도 1c에 도시된 바와 같이, 도 1b의 구조 상에 플라즈마 보조 화학기상증착(Plasma Enahnced Chemical Vapor Deposition; PECVD)으로 제 3 산화막(16)을 증착한다. 이때, 제 3 산화막(16)은 미세 간격을 갖는 하부 배선층(12A, 12B, 12C, 12D) 사이에는 매립되지 않으므로, 에어갭(AG)이 발생된다. 그리고 나서, 기판 전면에 표면을 평탄화시키기 위하여 고밀도 플라즈마 화학기상증착(High Density Plasma CVD; HDP-CVD)로 제 4 산화막(17)을 증착한다.
도 1d를 참조하면, 제 4 산화막(17)을 플러그(14)가 노출되도록 전면식각하고, 전면식각된 제 4 산화막(17A) 상부에 제 2 도전막을 증착하고 패터닝하여 상부 배선(18)을 형성한다.
즉, 제 3 산화막(16)에 의해 발생된 에어갭(AG)에 의해 의해 미세 간격을 갖는 배선들(12A, 12B, 12C, 12D)가 전기적으로 절연될 뿐만 아니라 에어의 낮은 유전율에 의해 배선 사이의 캐패시턴스가 감소됨으로써, 신호지연 현상이 방지된다.
그러나, 상기한 바와 같은 종래의 에어-갭을 이용한 배선 형성에 있어서는 표면 평탄화를 위한 제 4 산화막의 형성전에 에어갭 발생을 위한 희생산화막으로서 별도의 제 3 산화막을 형성해야 하기 때문에, 공정이 복잡한 단점이 있다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 비교적 단순한 공정으로 배선 사이에 에어갭을 형성할 수 있는 반도체 소자의 배선 형성방법을 제공함에 그 목적이 있다.
도 1a 및 도 1d는 종래의 에어-갭을 갖는 반도체 소자의 배선 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 따른 에어-갭을 갖는 반도체 소자의 배선 형성방법을 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
20 : 반도체 기판 21 : 제 1 산화막
22 : 도전막 22A, 22B, 22C : 하부 배선층
23 : 제 2 산화막 24 : 제 3 산화막
AG : 에어갭
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따라 상부에 제 1 산화막이 형성된 반도체 기판 상에 도전막을 형성하고, 도전막 상에 제 2 산화막을 형성한다. 그런 다음, 제 2 산화막, 도전막 및 제 1 산화막을 식각하여 소정 간격으로 이격된 다수개의 하부 배선층을 형성하고, 식각된 제 2 산화막을 플로우시켜 하부 배선층 상부에서 제 2 산화막을 연결시킴과 동시에 하부 배선층 사이에 에어갭을 형성한다. 그리고 나서, 기판 전면에 평탄화를 위한 제 3 산화막을 형성한다.
본 실시예에서, 제 2 산화막은 BPSG막, PSG막, USG막으로 이루어진 그룹으로부터 선택되는 하나의 물질로 형성하고, 플로우는 700 내지 900℃의 온도에서 10 내지 30분 동안 진행한다. 또한, 제 3 산화막은 고밀도 플라즈마 화학기상증착으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 에어갭을 구비한 반도체 소자의 배선 형성방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 상부에 제 1 산화막(21)이 형성된 반도체 기판(20) 상에 도전막(22)을 증착하고, 도전막(22) 상부에 제 2 산화막(23)을 형성한다. 여기서, 제 2 산화막(23)은 이후 플로우(flow) 공정을 감안하여, 유동성을 갖는 물질, 바람직하게 BPSG막, PSG막, USG막으로 이루어진 그룹으로부터 선택되는 하나의 물질로 형성한다. 또한, 제 2 산화막(23)은 예컨대 0.2㎛의 디자인룰을 갖는 소자의 경우 7,000 내지 10,000Å의 두께로 형성한다.
도 2b를 참조하면, 제 2 산화막(23) 상부에 포토리소그라피로 제 2 산화막(23)의 일부를 노출시키는 레지스트 패턴(미도시)을 형성하고, 상기 레지스트 패턴을 마스크로하여 제 2 산화막(23), 도전막(22) 및 제 1 산화막(21)을 식각하여, 소정 간격으로 이격된 다수개의 하부 배선층(22A, 22B, 22C)을 형성한다. 그리고 나서, 공지된 방법으로 레지스트 패턴을 제거하고, 식각된 제 2 산화막(23)을 플로우시켜, 도 2c에 도시된 바와 같이, 하부 배선층(22A, 22B, 22C) 상부에서 제 2 산화막(23)을 서로 연결시킴과 동시에 하부 배선층(22A, 22B, 22C) 사이에 에어갭(AG)을 형성한다. 이때, 플로우는 하부 배선층(22A, 22B, 22C) 사이의 간격이 비례하여 온도를 조절하여 진행하는데, 바람직하게 700 내지 900℃의 온도에서 10 내지 30분 동안, 더욱 바람직하게 830℃의 온도에서 20분 동안 진행한다.
그 후, 도 2d에 도시된 바와 같이, 표면의 평탄화를 위하여 기판 전면에 HDP-CVD로 제 3 산화막(24)을 형성한다.
상기한 본 발명에 의하면, 유동성을 갖는 제 2 산화막의 플로우 공정에 의해 하부 배선층 사이에 에어갭이 형성되므로, 에어갭 형성을 위한 희생산화막과 같은 별도의 산화막 증착이 요구되지 않는다. 이에 따라, 공정이 단순해질 뿐만 아니라, 에어의 낮은 유전율에 의해 배선 사이의 캐패시턴스가 감소됨으로써, 신호지연 현상이 방지된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (4)
- 상부에 제 1 산화막이 형성된 반도체 기판 상에 도전막을 형성하는 단계;상기 도전막 상에 제 2 산화막을 형성하는 단계;상기 제 2 산화막, 도전막 및 제 1 산화막을 식각하여 소정 간격으로 이격된 다수개의 하부 배선층을 형성하는 단계;상기 식각된 제 2 산화막을 플로우시켜 상기 하부 배선층 상부에서 상기 제 2 산화막을 연결시킴과 동시에 상기 하부 배선층 사이에 에어갭을 형성하는 단계; 및상기 기판 전면에 평탄화를 위한 제 3 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서, 상기 제 2 산화막은 BPSG막, PSG막, USG막으로 이루어진 그룹으로부터 선택되는 하나의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 플로우는 700 내지 900℃의 온도에서 10 내지 30분 동안 진행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서, 상기 제 3 산화막은 고밀도 플라즈마 화학기상증착으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023755A KR20010003458A (ko) | 1999-06-23 | 1999-06-23 | 반도체 소자의 배선 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023755A KR20010003458A (ko) | 1999-06-23 | 1999-06-23 | 반도체 소자의 배선 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010003458A true KR20010003458A (ko) | 2001-01-15 |
Family
ID=19594617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990023755A KR20010003458A (ko) | 1999-06-23 | 1999-06-23 | 반도체 소자의 배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010003458A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8129264B2 (en) | 2007-08-06 | 2012-03-06 | Samsung Electronics Co., Ltd. | Method of fabricating a semiconductor device |
-
1999
- 1999-06-23 KR KR1019990023755A patent/KR20010003458A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8129264B2 (en) | 2007-08-06 | 2012-03-06 | Samsung Electronics Co., Ltd. | Method of fabricating a semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5856707A (en) | Vias and contact plugs with an aspect ratio lower than the aspect ratio of the structure in which they are formed | |
| KR100495857B1 (ko) | 반도체 소자의 다층 금속 배선 형성 방법 | |
| KR100299521B1 (ko) | 반도체 소자의 배선 형성방법 | |
| KR20010003458A (ko) | 반도체 소자의 배선 형성방법 | |
| KR100664339B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100480890B1 (ko) | 반도체 장치의 커패시터의 제조방법 | |
| KR20010004008A (ko) | 에어-갭을 갖는 반도체 소자의 금속배선 형성방법 | |
| JPH0917860A (ja) | 半導体素子における配線構造とその製造方法 | |
| KR100408683B1 (ko) | 반도체 소자의 콘택 형성방법 | |
| KR100372817B1 (ko) | 반도체 소자의 금속 배선 콘택 방법 | |
| KR100248805B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR0166823B1 (ko) | 반도체 소자의 제조방법 | |
| KR20030056917A (ko) | 반도체 장치의 커패시터의 제조방법 | |
| KR19990011236A (ko) | 반도체장치의 다층배선 형성방법 | |
| JPH0758204A (ja) | 半導体装置の製造方法 | |
| KR100275127B1 (ko) | 반도체 소자의 다층 금속 배선 평탄화방법 | |
| KR0126102B1 (ko) | 반도체 소자의 금속막간 절연 방법 | |
| KR20070074183A (ko) | 반도체 소자의 금속배선 및 그 형성방법 | |
| JPH04239751A (ja) | 半導体集積回路の製造方法 | |
| KR20010056822A (ko) | 반도체장치의 배선 및 배선연결부와 그 제조방법 | |
| KR20070065035A (ko) | 반도체 장치의 제조방법 | |
| KR20030054782A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| JPH03227519A (ja) | 半導体装置の製造方法 | |
| KR19990046867A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR20030002752A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |