KR19990046867A

KR19990046867A - 반도체 소자의 금속 배선 형성 방법

Info

Publication number: KR19990046867A
Application number: KR1019970065020A
Authority: KR
Inventors: 유재령; 권태우
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-12-01
Filing date: 1997-12-01
Publication date: 1999-07-05

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

반도체 소자 제조 방법.

2. 발명이 해결하고자 하는 기술적 과제

반도체 소자의 다층 금속 배선 형성시, 금속 배선 간극으로 형성되는 기생 소자의 생성을 억제하여 누설전류를 방지하는 반도체 소자 제조 방법을 제공함을 그 목적으로 한다.

3. 발명의 해결 방법의 요지

제1층간절연막 상부의 제1전도막을 선택식각하여 제1전도막 패턴을 형성하는 제1단계; 상기 제1전도막 패턴 간극으로 SOG막을 형성하는 제2단계; 상기 제2단계가 완료된 결과물 상부에 상기 SOG막을 부분적으로 노출시키는 제1절연막 패턴을 형성하는 제3단계; 상기 제1절연막 패턴을 식각장벽으로하여 상기 SOG막을 제거하는 제4단계; 및 상기 제4단계가 완료된 결과물 상부에 제2절연막을 형성하여 상기 제1전도막 패턴 간극에 에어층을 형성하는 제5단계를 포함하여 이루어진다.

Description

반도체 소자의 금속 배선 형성 방법

본 발명은 반도체 소자의 제조 방법에 관한것으로, 특히 다층 금속 배선을 이용하는 반도체 소자 제조 방법에 관한것이다.

일반적으로, 금속 박막은 소자들간의 전기 소통이나 소자들의 상호 연결의 기능을 갖는다. 따라서 금속 배선 형성 공정은 집적회로의 수율(yield)과 신뢰도(reliability)에 가장 큰 영향을 주는 결정적인 공정이다.

이에 알루미늄(Al)은 실리콘(Si)과 실리콘 산화막(SiO₂)에 대한 접착력이 우수하고, 고농도로 도핑된 확산층(N⁺, P⁺)과의 접촉시 옴성 저항 특성을 나타냄으로 해서, 반도체 소자 제조 공정에서 금속 배선을 위한 금속 콘택의 매립 재료로서 가장 널리 사용된다.

현추세에 따라, 집적회로 제조시 소자가 고집적화되어 가면서 소자들간의 전기적 연결을 위한 금속 콘택(Metal contact)의 크기가 작아지고 이에 따라 콘택홀에 금속이 매립 불량이 야기되고 있다.

도1a 내지 도1d는 종래의 다층 금속 배선 공정 단면도이다.

먼저, 도1a에 도시된 바와 같이, 소정 공정이 완료된 실리콘 기판 상에 형성된 층간절연막 BPSG막(11)상에 제1금속막(12)을 적층한 후 금속 배선용 식각마스크를 이용한 식각공정으로 제1금속선(12)을 패터닝한다.

다음으로, 도1b에 도시된 바와 같이, 식각마스크를 제거하고, 기 형성된 단차를 따라 산화막(13)을 형성한후 그 상부에 평탄화 특성이 우수한 SOG막(14)을 형성하여 평탄화 공정을 실시한다. 그리고, 비아홀 형성을 위한 식각마스크 패턴으로 포토레지스트 패턴(101)을 형성한다.

다음으로, 도1c에 도시된 바와 같이, 기 형성된 포토레지스트 패턴(101)을 식각장벽으로하여 SOG막(14)과 산화막(13)을 식각하여 제1금속선(12)을 노출시키는 비아홀을 형성한다. 그리고, 제2금속막(15)을 SOG막(14)상에 형성될 정도로 매립한 후, 그 상부에 제2금속막(15)을 패터닝하는 식각마스크로 포토레지스트 패턴(102)을 형성한다.

여기서 비아홀을 제2금속막의 매립 특성 향상을 위하여, 습식식각 및 건식식각 방법을 이용하여 개구부가 넓게 형성하기도 한다.

다음으로, 도1d에 도시된 바와 같이, 기 형성된 포토레지스트 패턴(102)을 식각마스크로 하여 제2금속막(15)을 패터닝하여 제2금속선(15)을 형성한다. 그리고, 그 상부에 산화막(16) 및 질화막(17)을 증착하여 소자의 절연을 유지한다.

전술한 바와 같이 이루어지는 이중 금속 배선 공정에서 소자의 고집적화에 따라 금속 배선 간극이 좁아진다. 도면에 도시된 바와 같이, 제1금속선(12)/SOG막(14)/제1금속선(12) 및 제2금속선(15)/산화막(16),질화막(17)/제2금속선(15)으로 형성되는 기생 커패시터로 인하여 소자 특성이 열화된다.

이에 이러한 고집적화에 따른 기생 소자의 생성을 억제할 수 있는 반도체 소자의 금속 배선 형성 방법의 개발이 필요하게 되었다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 반도체 소자의 다층 금속 배선 형성시, 금속 배선 간극으로 형성되는 기생 소자의 생성을 억제하여 누설전류를 방지하는 반도체 소자 제조 방법을 제공함을 그 목적으로 한다.

도1a 내지 도1d는 종래의 금속 배선 형성 방법을 나타내는 공정 단면도.

도2a 내지 도2f는 본 발명이 일실시예에 따른 반도체 소자의 금속 배선 형성 방법을 나타내는 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : BPSG막

22 : 제1금속막

23 : 제1질화막

24 : SOG막

25, 26 : 제2 및 제3질화막

27 : 제2금속막

상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 소자 제조 방법은, 제1층간절연막 상부의 제1전도막을 선택식각하여 제1전도막 패턴을 형성하는 제1단계; 상기 제1전도막 패턴 간극에 SOG막을 형성하는 제2단계; 상기 제2단계가 완료된 결과물 상부에 상기 SOG막을 부분적으로 노출시키는 제1절연막 패턴을 형성하는 제3단계; 상기 제1절연막 패턴을 식각장벽으로하여 상기 SOG막을 제거하는 제4단계; 및 상기 제4단계가 완료된 결과물 상부에 제2절연막을 형성하여 상기 제1전도막 패턴 간극에 에어층을 형성하는 제5단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도2a 내지 도2f는 본 발명의 일실시예에 따른 반도체 소자의 금속 배선 공정 단면도이다.

먼저, 도2a에 도시된 바와 같이, 소정 공정이 완료된 실리콘 기판 상에 형성된 층간절연막 BPSG막(21)상에 제1금속막(22)을 적층한 후 금속 배선용 식각마스크로 포토레지스트 패턴(201)을 형성한다

다음으로, 도2b에 도시된 바와 같이, 기 형성된 포토레지스트 패턴(201)을 사용하여 제1금속막(22)을 선택식각하고, 계속해서 노출된 층간절연막 BPSG막(21)을 소정 깊이 부분 식각한다. 그리고, 기 형성된 BPSG막(21), 제1금속막(22)이 표면을 따라 제1질화막(23)을 형성한다.

다음으로, 도2c에 도시된 바와 같이, 그 상부에 평탄화 특성이 우수한 SOG(spin on glass)막(24)을 형성하고, 코오팅 및 큐어링 공정을 실시하여 평탄화 공정을 실시한다. 그리고 SOG막(24)을 기 형성된 제1금속선(22)상의 제1질화막(23)이 노출될 때까지 전면식각한다.

다음으로, 도2d에 도시된 바와 같이, 전술한 공정이 완료된 전체 구조 상부에 제2질화막(25)을 얇게 형성한다. 그리고, 제2질화막 상부에 기형성된 SOG막(24)상부의 제2질화막(25)을 선(Line)형으로 노출시키는 포토레지스트 패턴(202)을 형성한다.

다음으로, 도2e에 도시된 바와 같이, 기 형성된 포토레지스트 패턴(202)을 식각장벽으로하여 제2질화막(25)을 선택식각하여 제2질화막(25)의 단락 부분(A)을 형성한다. 이러한 단락 부분(A)을 통하여 SOG막(24)을 선(line)형으로 노출시키고, 이러한 단락 부분(A)의 크기는 노출된 SOG막(24)이 식각으로 충분히 제거될 수 있을 정도의 크기이다. 이러한 단락 부분(A)을 통하여 제1금속선(22) 패턴 간극의 SOG막(24)을 습식 식각방법으로 제거하여, 제1금속선(22) 패턴 간극에 에어층(B)을 형성한다.

그리고, 그 상부에 제3질화막(26)을 증착하여 상기 단락 부분(A)을 덮도록 한다. 이러한 제3질화막(26)의 형성시 질화막 형성을 위한 성분이 상기 에어층(B)으로 흡입될 수도 있으나 기 형성된 제1질화막(23) 상부로 미비하게 적층될 뿐 에어층(B)의 유절율에는 영향을 미치지 않는다. 층간절연막(27)을 형성한후, 그 상부에 비아홀을 형성하기 위한 포토레지스트 패턴(203)을 형성한다. 또한 기 형성된 에어층(B)은 기존의 SOG 등의 산화막에 비하여 유전률이 작다.

다음으로, 도2f에 도시된 바와 같이, 기 형성된 포토레지스트 패턴(203)을 식각장벽으로하여 층간절연막(27), 제3질화막(26), 제2질화막(25)을 식각하여 제1금속선을 노출시킨다. 그리고, 제2금속막을 형성한후, 패터닝하여 제1금속선과 연결되는 제2금속선을 패터닝한다. 그리고, 하부의 단차를 따라 절연막(28)을 형성한다.

전술한 바와 같은 본 발명은 기존의 제1금속선(12)/SOG막(14)/제1금속선(12)으로 이루어지는 기생 소자의 생성을 제1금속선(21)/에어층(B)/제1금속선(21)으로 대체함으로 충분히 방지 할 수 있다. 이는 SOG막을 포함하는 산화막의 유전율은 3.9이고, 질화막은 7.5이고, 에어층은 1.0을 각각 나타냄으로 하여 에어층의 유전률이 가장 작음으로 이에 기생 소자의 생성을 억제할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은, 반도체 소자의 금속 배선 형성 공정시, 금속 배선 패턴간극을 유전율 낮은 에어층으로 대체하여, 제1금속선(21)/에어층/제1금속선(21)으로 대체함으로써, 이에 기생 소자의 생성을 방지하여 결과적으로 소자의 신뢰성을 향상시킬 수 있다.

Claims

제1층간절연막 상부의 제1전도막을 선택식각하여 제1전도막 패턴을 형성하는 제1단계;

상기 제1전도막 패턴 간극에 SOG막을 형성하는 제2단계;

상기 제2단계가 완료된 결과물 상부에 상기 SOG막을 부분적으로 노출시키는 제1절연막 패턴을 형성하는 제3단계;

상기 제1절연막 패턴을 식각장벽으로하여 상기 SOG막을 제거하는 제4단계; 및

상기 제4단계가 완료된 결과물 상부에 제2절연막을 형성하여 상기 제1전도막 패턴 간극에 에어층을 형성하는 제5단계

를 포함하여 이루어지는 반도체 소자 제조 방법.
제1항에 있어서,

상기 제5단계 후에

제2층간절연막을 형성하는 제6단계;

상기 제2층간절연막을 식각하여 비아홀을 형성하는 제7단계; 및

상기 비아홀에 제2전도막을 형성하는 제8단계

를 더 포함하여 이루어지는 반도체 소자 제조 방법.
제1항에 있어서,

상기 제1단계후에

상기 제1단계가 완료된 결과물 상부에 제3절연막을 형성하는 제9단계

를 더 포함하여 이루어지는 반도체 소자 제조 방법.
제1항에 있어서,

상기 SOG막은 습식 식각방법으로 제거하는 반도체 소자 제조 방법.
제1항 또는 제3항에 있어서,

상기 제3절연막 및 상기 제2절연막은

질화막을 사용하여 이루어지는 반도체 소자 제조 방법.