KR19990003896A - 반도체 장치의 금속 배선 형성 방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술 분야

반도체 장치의 형성 방법.

2. 발명이 해결하고자 하는 기술적 과제

금속 배선 형성시, 금속 콘택홀의 매립을 위한 공정의 마진을 증가시킬 수 있는 금속 배선 형성 방법을 제공함을 그 목적으로 한다.

3. 발명의 해결 방법의 요지

반도체 기판 상에 트랜지스터를 절연시키는 층간절연막을 형성하는 단계, 상기 층간절연막을 식각하여 상기 반도체 기판을 노출시키는 단계, 전체 구조 상부에 단차를 따라 형성되도록 하는 제1절연막을 형성하는 단계, 전체 구조 상부에 평탄화를 위한 제2절연막을 형성하는 단계 및 콘택홀용 마스크를 이용하여 상기 제2절연막 및 제1절연막을 식각하되, 습식 식각 후 건식식각하는 단계를 포함하여 이루어진다.

4. 발명의 중요한 용도

반도체 장치 제조 공정에 이용됨.

Description

반도체 장치의 금속 배선 형성 방법

본 발명은 반도체 장치의 제조 공정에 관한 것으로, 특히 반도체 제조 공정중 소자들의 상호 전기적 연결을 위한 금속 배선 형성 방법에 관한 것이다.

일반적으로, 전도막은 소자들간의 전기 소통이나 소자들의 상호 연결의 기능을 갖는다. 따라서 전도막 형성 공정은 집적회로의 수율과 신뢰도에 가장 큰 영향을 주는 결정적인 공정이다.

이에 알루미늄(Al)은 실리콘(Si)과 실리콘 산화막(SiO2)에 대한 접착력이 우수하고, 고농도로 도핑된 확산층(N⁺,P⁺)과의 접촉시 옴성 저항 특성을 나타냄으로 해서, 반도체 장치 제조 공정에서 금속 배선을 위한 금속 콘택의 매립 재료로서 가장 널리 사용된다.

현추세에 따라, 집적회로 제조시 소자가 고 집적화되어 가면서 소자들간의 전기적 연결을 위한 콘택(contact)의 크기가 작아지고 이에 따라 콘택홀에 전도막의 매립 불량이 야기되고 있다.

이에 좀더 개선된 방안으로 콘택홀을 텅스텐으로 매립하고, 그 상부에 알루미늄 금속을 증착하는 방안이 사용되고 있다. 텅스텐은 고융점의 내열 금속으로 실리콘과의 열적 안정성이 우수하며, 비저항이 낮아 장벽 금속이나 플러그로 사용된다. 또한 콘택홀 내에서의 단차 피복성 및 일렉트로 미그레이션 등의 특성이 기존의 알루미늄 금속 공정보다 우수하나 비저항 및 대부분이 산화막을 비롯한 절연막에 대한 접착 특성이 불량한 단점을 가지고 있다.

종래의 반도체 소자에서 사용되고 있는 금속 콘택 지역은 절연을 목적으로 사용되는 열 산화막과 평탄화 목적으로 사용되는 인유리막들이 서로 적층되어 형성되는 복잡한 구조를 지니고 있다. 특히 소자의 고집적화로 인하여 콘택 크기가 작아지고, 소자의 고속도 동작을 위하여 낮은 콘택 저항과 금속선의 낮은 면저항이 요구된다. 여기서 작은 콘택의 크기를 갖는 경우에, 콘택의 에스팩트비(aspect ratio: hole height/hole size)를 낮추고, 콘택 저항을 낮추기 위하여 증착하는 장벽 금속의 정착전에 실시하는 BOE(Buffed oxide Etchant) 공정을 실시하는데, 특히 BOE 공정은 콘택홀 측벽에 단차를 형성시킨다. 이에 결과적으로 콘택홀에 매립 불량을 야기하여 소자의 저항을 증가시킨다.

이러한 문제점의 개선을 위하여 금속 콘택을 고온의 알루미늄 금속 공정이 사용되고 있으나 여전히 매립 불량이 야기되고 있다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 금속 배선 형성시, 금속 콘택홀의 매립 불량을 개선하여 공정의 마진을 증가시킬 수 있는 금속 배선 형성 방법을 제공함을 그 목적으로 한다.

도1은 본 발명의 일실시예에 따른 금속 배선을 위한 레이아웃도,

도 2A 내지 도2F는 본 발명의 일실시예에 따른 반도체 장치의 금속 배선 방법을 나타내는 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 실리콘 기판

22 : 게이트 전극

23 : 층간절연막

24, 26 : 제1 및 제2포토레지스트 패턴

25 : 인유리막

27 : 알루미늄막

상기와 같은 목적을 달성하기 위하여 안출된 본 발명의 반도체 장치의 형성 방법은, 반도체 기판 상에 트랜지스터를 절연시키는 층간절연막을 형성하는 단계, 상기 층간절연막을 식각 하여 상기 반도체 기판을 노출시키는 단계, 전체 구조 상부에 단차를 따라 형성되도록 하는 제1절연막을 형성하는 단계, 전체 구조 상부에 평탄화를 위한 제2절연막을 형성하는 단계 및 콘택홀용 마스크를 이용하여 상기 제2절연막 및 제1절연막을 식각 하되, 습식식각후 건식식각하는 단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도1은 본 발명의 일실시예에 따른 금속 배선을 위한 레이아웃도이고, 도 2A 내지 도2F는 본 발명의 일실시예에 따른 반도체 장치의 금속 배선 방법을 나타내는 공정 단면도로서, 도면 부호11은 소자 형성 영역 마스크, 12는 금속 콘택 마스크,13은 폴리 실리콘 콘택 마스크, 14 게이트 전극 마스크, 15는 금속선 마스크를 각각 나타내고, 도2A 내지 도2F는 도1도에 표시된 선 방향으로의 단면도를 나타낸다.

먼저, 도2A에 도시된 바와 같이, 실리콘 기판(21)상에 트랜지스터를 형성하고, 층간절연막(23)을 형성한 후, 폴리 콘택 마스크를 이용한 제1 포토레지스트 패턴(24)을 형성한다.

다음으로 도2B에 도시된 바와 같이, 제1 포토레지스트 패턴(24)을 식각 장벽으로 하여 층간절연막(23)을 식각 한다.

다음으로 도2C에 도시된 바와 같이, 로드 산화막(도면에 도시되지 않음)과 로드 인유리막(25)을 증착한다.

다음으로 도2D에 도시된 바와 같이, 금속선 마스크를 이용하여 제2포토레지스트 패턴(26)을 형성한후, 식각장벽으로하여 로드 인유리막(25)을 부분적으로습식 식각한다.

다음으로 도2E에 도시된 바와 같이, 제2포토레지스트 패턴(26)을 식각장벽으로 하여 건식식각하여 실리콘 기판(21)이 노출되도록 하는 입구가 넓은 콘택홀을 형성한다.

마지막으로, 도 2F에 도시된 바와 같이, BOE공정실시후, 장벽금속막(도시되지 않음)을 형성한다. 그 상부에 고온의 알루미늄막(27)을 증착한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은, 반도체 장치의 금속 배선 형성시, 콘택 부위의 일부 절연막들을 폴리 콘택 공정 단계에서 제거함으로 하여, 금속 콘택의 에스펙트 비를 줄일 수 있고, 콘택 영역의 측벽 절연층이 로드 인유리막으로만 도출되어 BOE공정을 실시하여도 측벽 단차를 유발시키지 않으므로, BOE 공정을 충분히 실시할 수 있고, 이에 콘택 저항을 낮출 수 있다.

Claims (2)

1. 반도체 기판 상에 트랜지스터를 절연시키는 층간절연막을 형성하는 단계, 상기 층간절연막을 식각 하여 상기 반도체 기판을 노출시키는 단계, 전체 구조 상부에 단차를 따라 형성되도록 하는 제1절연막을 형성하는 단계, 전체 구조 상부에 평탄화를 위한 제2절연막을 형성하는 단계 및 콘택홀용 마스크를 이용하여 상기 제2절연막 및 제1절연막을 식각 하되, 습식식각후 건식식각하는 단계를 포함하여 이루어지는 반도체 장치 제조 방법.
2. 제 1 항에 있어서, 상기 제1절연막을 식각한후에 콘택홀이 형성되는 지역에 선택적으로 더 큰 크기의 콘택홀을 형성하는 단계, 전체구조 상부에 로드 산화막 및 로드 인유리막을 형성하고, 콘택홀을 형성하는 단계, 전체 구조 상부에 장벽금속막을 형성하는 단계, 및 알루미늄막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.