KR100420379B1 - 반도체 장치와 그 제조 방법 - Google Patents

반도체 장치와 그 제조 방법 Download PDF

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Abstract

다층 배선 구조를 갖는 반도체 장치가 제공된다. 상기 장치에서, 장치의 배선 사이의 기생 용량을 감소시키기 위한 공백은 층간 절연막 내에 형성된다. 콘택트 홀이 공백을 통과하는 경우, 인접한 비트 라인은 콘택트 홀 사이의 공백에 들어가는 금속을 통해 보통 단락된다. 그러나, 반도체 장치에 있어서, 측벽 절연막은 콘택트 홀의 내벽에 형성된다. 따라서, 콘택트 홀은 단락을 유발하지 않으면서 공백과 교차할 수 있으며 확산층과 비트 라인을 연결할 수 있다. 따라서, 비트 라인 사이의 콘택트 홀을 통해 발생하는 단락을 감소하고 배선 사이의 기생 용량을 감소할 수 있다.

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
발명의 배경
발명의 분야
본 발명은 다층 배선을 갖는 반도체 장치, 특히 배선 사이에 위치된 층간 절연막에 공동(cavity) 또는 공백이 마련되어 배선 사이의 용량을 감소시키는 반도체 장치에 관한 것이다. 또한, 본 발명은 상기 장치의 제조 방법에 관한 것이다. 본 출원은 본원에 병합된 일본 특허원 2000-297309호에 기초한다.
관련 기술의 설명
반도체 장치에서 배선 사이의 용량을 감소시키기 위해서, 배선 사이의 층간 절연막에 공동 또는 공백이 형성되는 구조가 제안되어 있다. 이러한 공백은 배선을 따라 평행하게 형성되어 배선 사이의 용량을 감소시킨다.
반도체 장치에서 배선 사이에 공백을 형성하는 방법은 일본 특개평 9-186232호에 개시되어 있다. 그러나, 하기에 상세히 설명된 바와 같이, 층간 절연막을 통해 스루홀이 형성되어 공백과 교차하는 경우, 상기 장치 내에서 단락이 나타날 수도 있다. 따라서, 스루홀이 공백과 교차하지 않도록 스루홀의 위치가 정렬되어야 한다. 이러한 요구에 의해 반도체 장치 제조가 복잡해지고 그 단가가 상승하게 된다.
이러한 문제점의 구체적인 예가 도 1a 및 도 1b에 도시되어 있다. 도 1a는 비트 라인의 길이를 따라 비트 라인의 중심에서 취해진 플래시 메모리 장치의 단면도이다. 도 1b는 비트 라인의 길이에 수직인 방향에서 비트 라인의 중심에서 취해진 플래시 메모리 장치의 단면도이다.
도면에 도시된 바와 같이, 웰(도시되지 않음)과 필드산화막(202)이 반도체 기판(201) 상에 형성된다. 그 다음, 터널 산화막(203), 플로팅 게이트(204), ONO막(205)(즉, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막의 적층막), 및제어 게이트(206)가 기판(201) 상에 순차적으로 형성된다. 상기 막(203 내지 205)과 게이트(206)는 워드 라인(231)을 형성하며, 워드 라인(231)은 서로 평행하게 연장한다. 또한, 소스 및 드레인 확산층(207)이 워드 라인(231) 사이에 형성된다.
그 다음, 측벽(208)이 워드 라인(231)의 측면에 형성되고, 비도핑 실리콘 산화막(209)이 워드 라인(231) 사이의 공간을 완전히 채우지 않으면서 워드 라인 사이에 형성된다. 그러나, 불순물이 상기 막(209) 위의 층으로부터 반도체 기판(201)으로 확산하는 것을 방지하도록 상기 막(209)은 충분히 두껍다.
계속해서, BPSG(boron phosphorus silicate glass) 막(210)이 산화막(209) 위에 성장된다. BPSG막(210)은 붕소와 인 불순물을 포함하며, 비도핑 실리콘 산화막(209)은 이러한 불순물이 기판(201)으로 이동하는 것을 방지한다.
다음에, 가열 동작이 수행되고, BPSG 막(210)은 리플로우(reflow)되고, 화학적 기계적 연막(CMP) 동작이 BPSG 막(210)에 대해 수행되며, BPSG 막(210)의 비평탄성이 제거되어 그 표면이 평탄화된다.
상기 동작동안, 워드 라인(231) 사이에서 평행하게 잇닿은 공백(211)(또는, "네스트(nests)")이 BPSG 막(210) 내에 형성된다. 이러한 공백(211)은 BPSG 막(210) 성장시 인과 붕소의 농도, 리플로우 온도, 및 리플로우 시간을 조정함으로써 형성될 수 있다.
계속해서, 소스 및 드레인 확산층(207)을 노출시키기 위해서, 콘택트 홀(212)이 형성된다. 콘택트 홀(212)은 BPSG 막(210)을 관통하여 소스 및 드레인 확산층(207)에 도달한다. 콘택트 홀(212)은 어떠한 공백(211)과도 교차하지 않는것이 이상적이다. 그러나, 도 1b에 도시된 바와 같이, 콘택트 홀(212)은 제조시 위치 오차 또는 다른 오차로 인해 공백(211)과 교차할 수도 있다.
다음에, 콘택트 홀(212)의 내부 표면은 세정되고, 티타늄/질화티타늄을 포함하는 복합 재료로 이루어진 적층 금속막(215)이 콘택트 층으로서 스퍼터링된다. 그 다음, 텅스텐(216)이 콘택트 홀(212) 내에 채워지고, 비트 라인(232)이 전면에 형성되어 플래시 메모리 반도체 장치를 완성하게 된다.
상기 상술된 플래시 메모리 장치에 있어서, 만약 콘택트 홀(212)의 깊이가 얕거나 공백(211)이 큰 직경을 갖게 되면, 적층 금속막(215) 또는 텅스텐(216)으로 이루어진 내부가 빈 금속(217)이 콘택트(212) 사이의 공백(211)에 형성될 수도 있다. 따라서, 콘택트 홀(212)이 공백(211)을 통과하면, 인접한 비트 라인(232)은 적층 금속막(215) 또는 내부가 빈 금속(217)을 통해 서로 단락된다.
본 발명의 반도체 장치의 예시적이며 비제한적인 일 실시예는, 상부에 하부 도전층이 형성된 베이스 기판; 상기 베이스 기판을 덮는 층간 절연막; 상기 층간 절연막을 관통하며 상기 하부 도전층에 도달하는 개구; 및 상기 층간 절연막 상에 형성되며 상기 개구를 통해 상기 하부 도전층에 연결되는 상부 도전층을 포함하는 기본 구성을 갖는다. 직선 형태의 공동은 상기 층간 절연막 내에 형성되며, 상기 개구는 상기 직선 형태의 공동을 통해 개구된 개구와 교차하는 공동을 포함한다.
본 발명의 반도체 장치의 제조 방법의 예시적이며 비제한적인 일 실시예는, 베이스 기판에 하부 도전층을 형성하는 단계와; 상기 베이스 기판을 층간 절연막으로 덮는 단계와; 상기 층간 절연막을 관통하며 상기 하부 도전층에 도달하는 개구를 형성하는 단계; 및 상기 층간 절연막 상에 형성되며 상기 개구를 통해 상기 하부 도전층에 연결된 상부 도전층을 형성하는 단계를 포함한다.
본 발명의 예시적이며 비제한적인 실시예의 특징은 첨부된 도면과 연계한 하기의 상세한 설명으로부터 더욱 명확해질 것이다.
도 1a는 종래 기술의 반도체 장치를 도시하는 단면도.
도 1b는 종래 기술의 반도체 장치를 도시하는 다른 단면도.
도 2a는 본 발명의 제 1의 예시적인 실시예에 따른 반도체 장치를 도시하는 평면도.
도 2b는 도 2a의 Ⅰ-Ⅰ' 라인을 따라 취해진 단면도.
도 2c는 도 2a의 Ⅱ-Ⅱ' 라인을 따라 취해진 단면도.
도 2d는 도 2a의 Ⅲ-Ⅲ' 라인을 따라 취해진 단면도.
도 3a는 도 2a의 Ⅲ-Ⅲ' 라인을 따라 취해진 단면도로서 제 1의 실시예에 따른 반도체 장치의 제조 방법의 제 1의 단계의 비제한적인 예를 도시하는 도면.
도 3b는 도 2a의 Ⅲ-Ⅲ' 라인을 따라 취해진 단면도로서 제 1의 실시예에 따른 반도체 장치의 제조 방법의 제 2의 단계의 비제한적인 예를 도시하는 도면.
도 3c는 도 2a의 Ⅲ-Ⅲ' 라인을 따라 취해진 단면도로서 제 1의 실시예에 따른 반도체 장치의 제조 방법의 제 3의 단계의 비제한적인 예를 도시하는 도면.
도 4a는 본 발명의 제 2의 예시적인 실시예에 따른 반도체 장치를 도시하는 평면도.
도 4b는 도 4a의 Ⅳ-Ⅳ' 라인을 따라 취해진 단면도로서 본 발명의 제 2의 실시예에 따른 반도체 장치를 도시하는 도면.
도 4c는 도 4a의 Ⅳ-Ⅳ' 라인을 따라 취해진 단면도로서 본 발명의 제 2의 실시예에 따른 반도체 장치를 도시하는 도면.
♠도면의 주요 부분에 대한 부호의 설명♠
1 : 반도체 기판 3 : 터널 산화막
4 : 플로팅 게이트 5 : ONO 막
6 : 제어 게이트 7 : 소스 및 드레인 확산층
8 : 측벽 9 : 비도핑 실리콘 산화막
10 : BPSG 막 11 : 공백
12 : 콘택트 홀(또는 스루홀) 14 : 측벽 질화막
15 : 적층 금속막 31 : 워드 라인
32 : 비트 라인
실시예에 대한 하기의 설명에서는 특정한 구성, 특징, 및 동작을 설명한다. 그러나, 실시예는 단지 본 발명을 예시하는 것으로, 하기에 설명된 구체적인 특징은 단지 이러한 실시예를 보다 쉽게 설명하고 본 발명의 전체적인 이해를 돕기 위한 것이다. 따라서, 당업자는 본 발명이 하기에 상술된 특정 실시예에 제한되지 않는다는 것을 쉽게 알 수 있을 것이다. 또한, 당업자에게 자명한 본 발명의 여러 구성, 특징 및 동작에 대한 설명은 명확성과 편의를 위해 생략한다.
도 2a 및 도 2b는 본 발명의 제 1의 예시적인 실시예를 도시한다. 제 1의 실시예에 있어서, 반도체 장치의 배선 사이에서 기생 용량을 감소하기 위해 층간 절연막에 공백이 형성된 다층 배선 구조를 갖는 반도체 장치가 제공된다. 또한, 본 실시예에 있어서, 콘택트 홀의 레이아웃은 제한되지 않으며, 공백은 배선 사이에서 단락을 생성하지 않는다. 또한, 도 3a 내지 도 3c는 제 1의 실시예에 따른 반도체 장치 제조 방법의 일 예를 도시한다.
제 1의 실시예에 있어서, 반도체 장치는 반도체 불휘발성 메모리로서 기능하는 플래시 메모리에 대응하며 세 형태의 도전층(즉, 소스 및 드레인 층, 워드 라인, 및 비트 라인)을 갖는다. 도 2a는 제 1의 실시예에 따른 반도체 장치를 도시하는 평면도이고, 도 2b는 도 2a의 Ⅰ-Ⅰ' 라인을 따라 취해진 단면도이다. 도 2c 및 도 2d는 각각 도 2a의 Ⅱ-Ⅱ' 라인 및 Ⅲ-Ⅲ' 라인을 따라 취해진 단면도이다.
먼저, 제 1의 실시예의 제조 방법은 도 2a의 Ⅲ-Ⅲ' 라인을 따라 취해진 단면도이며 세 제조 단계를 각각 도시하는 도 3a 내지 도 3c를 참조하여 설명될 것이다. 도 3a에 도시된 바와 같이, 웰(도시되지 않음)과 필드 산화막(도시되지 않음)이 반도체 기판(1) 상에 형성된다. 그 다음, 터널 산화막(3), 플로팅 게이트(4), ONO 막(5), 및 제어 게이트(6)가 상기 기판(1) 위에 순차적으로 형성된다. 상기 막(3 내지 5)과 게이트(6)는 워드 라인(31)을 형성하며, 소스 및 드레인 확산층(7)은 워드 라인(31) 사이에 형성된다. 아주 특정적이며 비제한적인 예에 있어서, 각 워드 라인(31)의 폭은 약 0.2 내지 0.4㎛이고, 각 워드 라인(31)의 길이는 약 0.2 내지 0.4㎛이며, 각 워드 라인(31)의 높이는 약 0.4 내지 0.5㎛이다
상기 상술된 바와 같이, "상에" 및 "위에"라는 용어는 반도체 장치를 형성하기 위해 사용되는 여러 막과 다른 소자의 방향을 설명하는 것이다. 또한, 제 1의 실시예가 제 2의 막 또는 층 바로 "상에" 또는 "위에" 있는 제 1의 막 또는 층을 상술하고 설명하지만, "상에"와 "위에"라는 용어는 이러한 직접적인 위치 또는 접촉에 제한되지 않는다.
어쨌든, 측벽(8)은 워드 라인(31)의 측면 상에 형성되며, 층간 절연막으로서 기능하는 비도핑 실리콘 산화막(9)은 워드 라인(31) 사이에 형성된다. 또한, 상기 막(9)은 워드 라인(31) 사이의 공간을 채울 정도로 두껍지 않고 불순물이 실리콘산화막(9)으로부터 반도체 기판(1)으로 확산하는 것을 방지할 정도로 두껍다.
계속해서, BPSG 막(10)이 실리콘 산화막(9) 상에 형성되어 열처리를 받게 된다. 아주 특정하고 비제한적인 예에 있어서, 열처리는 800℃에서 10분 동안 수행되고, BPSG 막(10)에 리플로우 동작을 수행한다. 그 다음, CMP 동작이 수행되어 BPSG 막(10) 상의 비평탄성이 제거되어 상기 막(10)의 표면을 평탄화한다.
상기 동작동안 또는 직후, 공백(11)(또는 "네스트")이 워드 라인(31) 사이에서 평행하게 BPSG 막(10)에 형성된다(도 2b 및 도 2c 참조). 이러한 공백(11)은 BPSG 막 형성시 BPSG 막(10)에서의 인과 붕소의 농도, 상기 막(10)의 리플로우 온도, 및 리플로우 시간을 조정함으로써 형성될 수 있다. 예시적인 예에 있어서, 인의 농도가 4mol%이고 붕소의 농도가 9mol%인 BPSG 막(10)이 적층되고 리플로우 동작이 약 800℃에서 10분 동안 수행되면, 약 0.2㎛의 직경을 갖는 공백(11)이 형성된다.
계속해서, 도 3b에 도시된 바와 같이, 소스 및 드레인 확산층(7)은 BPSG 막(10)과 층간 절연막(9)을 통해 콘택트 홀(또는 스루홀)(12)을 형성함으로써 노출된다. 또한, 도 2a 및 도 3b에 도시된 바와 같이, 콘택트 홀(12)은 공백(11)과 교차한다.
다음에, 실리콘 질화막이 콘택트 홀(12) 바닥 및 내부 표면 상에 성장된다. 비제한적인 예에 있어서, 상기 막은 약 20 내지 30㎚의 두께를 갖는다. 그 다음, 실리콘 질화막은 다시 에칭되어, 개구된 콘택트 홀(12)의 내벽은 실리콘 질화막을 포함하는 측벽 질화막(14)으로 피복된다.
계속해서, 도 3c에 도시된 바와 같이, 콘택트 홀(12)의 내부 및 바닥 표면은 예를 들면 묽은 불화 수소산으로 세정된다. 그 다음, 티타늄/질화티타늄을 구비하는 복합 재료를 포함하는 적층 금속막(15)이 접착층(adhesion layer)으로서 스퍼터링된다. 그 다음, 플래시 메모리 반도체 장치를 완성하도록 텅스텐(16)이 콘택트 홀(12)에 매입되고, 비트 라인(32)이 형성된다.
상기 상술된 플래시 메모리의 예시적이며, 비제한적인 예에 있어서, 측벽 질화막(14)은 콘택트 홀(12)의 내벽 상에 마련된다. 결과적으로, 콘택트 홀(12)이 하나 이상의 공백(11)과 교차하는 경우에도, 인접한 비트 라인(32) 사이에서 단락이 방지된다. 또한, 이러한 디자인에 기초하여, 비트 라인 콘택트에 매입된 금속막과 제어 게이트(6) 사이 또는 플로팅 게이트(4)와 금속막 사이의 간격은 증가될 수 있다. 결과적으로, 게이트(4 또는 6)와 금속막 사이의 내압(resistance to pressure)이 향상되어, 플래시 메모리의 신뢰성을 향상시킨다.
또한, 메모리 장치의 워드 라인(31) 사이에 공백(11)이 형성된다. 따라서, 공백(11)은 BPSG 막(10)이 워드 라인(31) 사이의 공간을 완전히 충진하는 구성보다 유전율이 더 낮다. 결과적으로, 워드 라인(31) 사이의 배선 커패시턴스는 사실상 감소된다. 또한, BPSG 막(10)에 공백(11)을 형성함으로써, BPSG 막(10)의 소비가 공백(11)의 부피만큼 감소된다. 결과적으로, BPSG 막(10)을 리플로우한 후에, 상기 막(10)의 표면을 고정밀도로 평탄하게 할 수 있다. 또한, BPSG 막(10)의 표면을 평탄화하기 위해 CMP 동작이 사용되는 경우, BPSG 막(10)은 전체 반도체 장치에 걸쳐 단위 면적당 소비가 상대적으로 일정하다. 따라서, 넓은 영역(예를 들면, 하나의칩)에 걸쳐 BPSG 막(10)의 절대 단차(absolute unevenness)가 적어지고, CMP 동작이 수행된 이후에 남아 있는 층간 절연막은 더 두꺼워지게 된다.
상기 설명은 콘택트 홀(12)의 내벽에 절연 측벽막(14)이 형성된 반도체 장치에 관련된 것이다. 그러나, 절연 측벽막이 사용되지 않는 경우에도, 공백(11)의 형태 또는 적층 금속막(15)의 상태가 다음의 조건을 만족하기만 하면(즉, 콘택트 홀(11)에 적층 금속막(15)이 공백(11)으로 들어가지 않거나, 또는 만약 금속막(15)이 공백(11)으로 들어가는 경우에도, 인접한 콘택트 홀(12)의 금속막 사이에서 단락의 관점에서 무시할 수 있다면) 콘택트 홀(12)의 내벽에 도전성 측벽막이 형성될 수 있다. 또한, 상기 막(14)은 콘택트 홀(12)의 내부 표면 전체 상에 형성되지 않아야 한다.
또한, 상기 설명은 주로 공백(11)이 콘택트 홀(12)과 교차하는 상황에 관한 것이다. 그러나, 소정의 워드 라인(31) 사이의 간격이 공백(11)의 형성을 허용하지 않도록 칩의 일부가 설계될 수도 있다. 예를 들면, 장치의 소정 영역은 실리콘 산화막(9)이 워드 라인(31) 사이의 간격의 대부분을 채우도록 아주 큰 두께를 갖는 것을 필요로 할 수도 있고 또는 워드 라인(31) 사이의 간격이 아주 작게 되는 것을 필요로 할 수도 있다. 물론, 본 실시예의 소정의 예에 있어서는 모든 워드 라인(31) 사이에 공백이 형성되지 않는 구성을 포함할 수도 있다는 것을 당업자는 이해할 것이다.
도 4a 내지 도 4c는 본 발명의 제 2의 비제한적인 실시예를 도시한다. 제 2의 실시예는 3층의 배선 구조를 갖는 반도체 장치에 관한 것으로, 도 4a는 이러한반도체 장치의 평면도이다. 또한, 도 4b와 도 4c는 도 4a의 Ⅳ-Ⅳ' 라인을 따라 취해진 제 1 및 제 2의 제조 단계를 각각 도시하는 단면도이다. 또한, 도 4b와 도 4c는 소정의 간격에서 평행하게 잇닿은 제 2의 층 배선의 구성을 도시하지만, 제 2의 층 배선의 잇닿은 방향에 수직인 라인을 따라 취해진 단면도이다.
일 예에 있어서, (1) 제 2의 실시예의 제 1의 층 배선은 제 1의 실시예의 소스 및 드레인 확산층(7)에 대응할 것이고, (2) 제 2의 층 배선은 제 1의 실시예의 워드 라인(31)에 대응할 것이며, (3) 제 3의 층 배선은 제 1의 실시예의 비트 라인(32)에 대응할 것이다. 따라서, 편의상, 제 1의 실시예의 소자에 대응하는 제 2의 실시예의 소자에는 제 1의 실시예의 소자의 도면 부호에 100을 더한 동일한 도면 부호를 병기한다. 물론, 이러한 도면 부호 지정 방법이 결코 본 발명을 제한하는 것은 아니다.
어쨌든, 도 4b에 도시된 바와 같이, 제 1의 층 배선(107)은 베이스 기판(101) 상에 형성되고, 평탄화된 제 1의 층간 절연막(121)은 베이스 기판(101)과 제 1의 층 배선(107) 위에 형성된다. 층간 절연막(121)이 비도핑 절연막일 수 있지만, 상기 막(121)의 하부 표면이 반도체 기판(101) 상에 형성된 소자와 직접적으로 접촉하지 않는 경우에는 꼭 그럴 필요는 없다. 따라서, 불순물이 도핑된 절연막이 활용될 수도 있다. 상기 막(121)을 형성한 후, 제 2의 배선 층(131)이 제 1의 층간 절연막(121) 상에 형성된다.
그 다음, 제 1의 실시예의 제조 조건과 유사한 제조 조건 하에서 제 1의 층간 절연막(121) 및 제 2의 층 배선(131)을 피복하도록 BPSG 막(110)이 성막된다.계속해서, 리플로우와 평탄화 동작이 BPSG 막(110)에 대해 수행된다.
이러한 동작동안 또는 직후, 제 2의 층 배선(131) 사이에서 평행하게 공백(111)이 BPSG 막(110) 내에 형성된다.
계속해서, BPSG 막(110)을 통해 제 1의 층 배선(107)을 노출시키기 위해, BPSG 막(110)을 관통하며 제 1의 층 배선(107)에 도달하는 스루홀(112)이 형성된다. 도 4a 내지 도 4c에 도시된 바와 같이, 스루홀(112)은 공백(111)과 교차한다.
다음에, 도 4c에 도시된 바와 같이, 스루홀(112)의 바닥 및 내부 벽 상에 20 내지 30㎚의 두께를 갖는 실리콘 질화막이 성막된다. 그 후, 실리콘 질화막은 다시 에칭되어, 스루홀(112)의 내벽은 실리콘 질화막으로 구성된 측벽 질화막(114)으로 피복된다.
그 다음, 스루홀(112)의 바닥 및 내벽은 세정되고, 계속해서, 티타늄/질화티타늄을 포함하는 복합 재료를 포함하는 적층 금속막(115)이 콘택트 층으로서 스퍼터링된다. 그 다음, 텅스텐(116)이 스루홀(112)에 채워진다. 마지막으로, 3층 배선을 갖는 반도체 장치를 완성하도록 제 3의 층 배선(132)이 형성된다.
상기 설명된 반도체 장치에 있어서, 측벽 질화막(114)은 스루홀(112)의 내벽 상에 형성된다. 따라서, 제 3의 층 배선(132)에 대응하는 인접한 스루홀(112) 사이에서 단락이 방지된다.
또한, 제 2의 층 배선(131) 사이에 공백(111)이 형성된다. 따라서, 제 2의 층 배선(131)의 배선 사이의 배선 커패시턴스는 상기 제시된 이유로 인해 감소된다. 또한, 상기 상술된 바와 같이 BPSG 막(11)의 소비가 감소되고, BPSG 막의 평탄성이 향상되며, CMP 동작 이후에 BPSG 막(110)의 두께가 보다 균일하게 된다.
본 발명은 상기 실시예에 제한되지 않으며, 본 발명의 취지와 범위를 벗어나지 않는 여러 수정예가 수행될 수 있다. 도면과 연계하여 상기 상술된 반도체 장치는 본 발명의 예시적인 실시예에 지나지 않으며, 본 발명의 영역은 이들 특정 실시예에 제한되지 않는다. 예를 들면, 상기 비제한적인 실시예의 반도체 장치를 생성하기 위해 사용된 특정 층과 재료는 단지 예시에 불과하며, 다른 층과 재료를 포함하는 장치에 본 발명이 적용될 수 있음이 당업자에게는 자명할 것이다. 따라서, 특허청구범위에 기재된 본 발명의 취지와 영역을 벗어나지 않는 다른 구조적 구성이 사용될 수도 있다.

Claims (30)

  1. 기판 상에 형성된 제 1의 도전층과;
    상기 제 1의 도전층 상에 형성된 제 1의 절연층과;
    상기 제 1의 절연층 내에 형성된 공백(void)과;
    상기 절연층 상에 형성된 제 2의 도전층과;
    상기 제 1의 도전층과 상기 제 2의 도전층 사이에서 상기 제 1의 절연층 내에 형성되며, 그 경계가 상기 공백에 연결되는 비어홀; 및
    상기 공백과 상기 비어홀 사이의 상기 경계에서 상기 비어홀의 내부 표면 상에 형성된 구획막(partition film)을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 비어홀의 직경은 상기 공백의 단면 폭보다 더 크고,
    상기 단면 폭은 상기 공백의 길이축(longitudinal axis)에 수직인 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 비어홀은 상기 공백을 상기 공백의 제 1의 부분과 상기 공백의 제 2의 부분으로 분할하는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제 1의 도전층 상에 형성된 제 2의 절연층과;
    상기 제 2의 절연층 상의 제 1의 중간 도전층; 및
    상기 제 2의 절연층 상의 제 2의 중간 도전층을 더 포함하고,
    상기 제 1의 절연층은 상기 제 1의 중간 도전층과 상기 제 2의 중간 도전층을 피복하며,
    상기 공백은 상기 제 1의 중간 도전층과 상기 제 2의 중간 도전층 사이에 정렬되는 것을 특징으로 하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제 1의 중간 도전층의 적어도 한 부분과 상기 제 2의 중간 도전층의 적어도 한 부분은 실제 서로 평행하게 정렬되며,
    상기 공백의 적어도 한 부분은 상기 제 1의 중간 도전층의 상기 한 부분과 상기 제 2의 중간 도전층의 상기 한 부분 사이에 정렬되는 것을 특징으로 하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 제 1의 중간 도전층과 상기 제 2의 중간 도전층의 측표면을 피복하는 적어도 하나의 측벽을 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 5항에 있어서,
    상기 제 1의 도전층은 상기 기판 상의 확산층을 포함하고,
    상기 제 2의 절연층은 게이트 절연층을 포함하며,
    상기 제 1의 중간 도전층과 상기 제 2의 중간 도전층은 워드 라인인 것을 특징으로 하는 반도체 장치.
  8. 제 5항에 있어서,
    상기 제 1의 도전층은 상기 기판 상의 확산층을 포함하고,
    상기 제 1의 절연층은 BPSG 막을 포함하며,
    상기 제 1의 중간 도전층과 상기 제 2의 중간 도전층은 워드 라인인 것을 특징으로 하는 반도체 장치.
  9. 제 1항에 있어서,
    상기 제 1의 절연층은 불순물을 포함하는 산화실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치.
  10. 제 1항에 있어서,
    상기 비어홀의 상기 내부 표면 상에 형성된 접착층을 더 포함하고,
    상기 구획막은 상기 경계와 상기 접착층 사이에 배치되는 것을 특징으로 하는 반도체 장치.
  11. 반도체 기판 상에 형성된 제 1의 하부 배선층과;
    상기 반도체 기판 상에 형성되며, 상기 제 1의 하부 배선층과 실제 평행하게 정렬된 제 2의 하부 배선층과;
    상기 반도체 기판 상에서 상기 제 1의 하부 배선층과 상기 제 2의 하부 배선층 사이에 정렬된 확산층과;
    상기 제 1의 하부 배선층, 상기 제 2의 하부 배선층, 및 상기 확산층 상에 형성된 절연층과;
    상기 확산층 위의 상기 절연층 내에 형성되며, 상기 제 1의 하부 배선층과 실제 평행한 공백과;
    상기 절연층 상에 형성된 상부 배선층과;
    상기 절연층 내에 형성되고, 상기 공백에 연결되며 상기 확산층과 상기 상부 배선층을 연결하는 비어홀; 및
    상기 비어홀의 내측 표면을 피복하며, 상기 공백과 상기 비어홀 사이에 위치되는 구획막을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 상부 배선층은 상기 제 1의 하부 배선층에 실제 수직하게 정렬되는 것을 특징으로 하는 반도체 장치.
  13. 제 11항에 있어서,
    상기 제 1의 하부 배선층은 플로팅 게이트와 제어 게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 11항에 있어서,
    상기 제 1의 하부 배선층과 상기 제 2의 하부 배선층 사이에 정렬되며 상기 공백을 따라 정렬된 다수의 상기 확산층; 및
    상기 다수의 상기 확산층을 서로 분리하는 상기 반도체 기판 상의 다수의 분리용 절연층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 제 1의 하부 배선층에 실제 수직하게 정렬된 다수의 상기 상부 배선층과;
    상기 다수의 상기 확산층과 상기 다수의 상기 상부 배선층을 연결하며, 상기 공백에 연결되는 다수의 상기 비어홀; 및
    상기 다수의 상기 비어홀의 내측 표면을 피복하는 다수의 상기 구획막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제 15항에 있어서,
    상기 다수의 상기 구획막을 피복하는 다수의 접착층; 및
    상기 비어홀 내에서 상기 다수의 상기 접착층 상에 형성된 다수의 도전성 재료를 더 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제 15항에 있어서,
    상기 다수의 상기 구획막은 상기 다수의 상기 비어홀을 서로 전기적으로 분리하는 것을 특징으로 하는 반도체 장치.
  18. 제 15항에 있어서,
    상기 제 1의 하부 배선층과 상기 제 2의 하부 배선층은 메모리 셀의 워드 라인인 것을 특징으로 하는 반도체 장치.
  19. 기판 상에 제 1의 배선 및 제 2의 배선을 형성하는 단계와;
    상기 제 1의 배선 및 상기 제 2의 배선 사이의 상기 기판 상에 절연층을 형성하는 단계와;
    상기 절연층을 가열하여 상기 제 1의 배선과 상기 제 2의 배선 사이의 상기 절연층 내에 공백을 형성하는 단계와;
    상기 공백을 상기 공백의 제 1의 부분과 상기 공백의 제 2의 부분으로 분할하는 비어홀을 상기 절연층 내에 형성하는 단계; 및
    상기 비어홀의 내부 표면 상에 적어도 하나의 구획막을 형성하여 상기 비어홀을 상기 공백의 상기 제 1의 부분과 전기적으로 분리시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  20. 제 19항에 있어서,
    상기 적어도 하나의 구획막은 상기 내부 표면에 형성되어 상기 비어홀을 상기 공백의 상기 제 2의 부분과 전기적으로 분리하는 것을 특징으로 하는 반도체 장치 제조 방법.
  21. 제 20항에 있어서,
    상기 적어도 하나의 구획막을 형성하는 상기 단계는,
    상기 비어 홀의 상기 내부 표면과 상기 비어홀의 바닥 표면 상에 구획막을 형성하는 단계; 및
    상기 비어홀의 상기 바닥 표면으로부터 상기 구획막의 일부를 제거하여 상기 적어도 하나의 구획막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  22. 제 20항에 있어서,
    상기 공백의 상기 제 1 및 제 2의 부분과의 사이에 상기 적어도 하나의 구획막이 형성되도록 상기 비어홀의 상기 내부 표면 상에 접착층을 형성하는 단계; 및
    상기 비어홀을 도전성 재료로 충진하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  23. 제 20항에 있어서,
    상기 절연층 상에 상기 비어홀에 연결되는 상부 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  24. 제 20항에 있어서,
    상기 적어도 하나의 구획막은 절연막인 것을 특징으로 하는 반도체 장치 제조 방법.
  25. 제 24항에 있어서,
    상기 적어도 하나의 구획막은 실리콘 산화층인 것을 특징으로 하는 반도체 장치 제조 방법.
  26. 제 20항에 있어서,
    상기 비어홀의 직경은 상기 공백의 길이축에 수직인 방향에서 상기 공백의 단면 폭보다 더 큰 것을 특징으로 하는 반도체 장치 제조 방법.
  27. 제 20항에 있어서,
    상기 가열 동작은 약 800℃에서 약 10분 동안 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  28. 제 20항에 있어서,
    상기 제 1의 배선 및 상기 제 2의 배선을 형성하는 단계 이전에 상기 기판 상에 하부 배선을 형성하는 단계; 및
    상기 제 1의 배선 및 상기 제 2의 배선을 형성하는 단계 이전에 상기 기판 상에 하부 절연층을 형성하는 단계를 더 포함하고,
    상기 비어홀을 형성하는 단계는,
    상기 하부 절연층을 형성하는 단계 이후에 상기 절연층의 일부를 제거하는 단계; 및
    상기 절연층의 일부를 제거하는 단계 이후에 상기 하부 배선을 노출시키도록 상기 하부 절연층의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  29. 제 20항에 있어서,
    상기 기판 내에 확산층을 형성하는 단계; 및
    상기 기판 상에 게이트 절연층을 형성하는 단계를 더 포함하고,
    상기 제 1의 배선은 상기 게이트 절연층 상에 형성되고,
    상기 확산층은 상기 비어홀의 바닥에서 노출되는 것을 특징으로 하는 반도체 장치 제조 방법.
  30. 기판 상에 제 1의 하부 배선 및 상기 제 1의 하부 배선에 평행하게 정렬된 제 2의 하부 배선을 형성하는 단계와;
    상기 제 1의 하부 배선 및 상기 제 2의 하부 배선 사이의 상기 기판 상에 다수의 분리용 절연층을 형성하는 단계와;
    상기 제 1의 하부 배선과 상기 제 2의 하부 배선 사이의 상기 기판 내에 상기 다수의 분리용 절연층에 의해 서로 분리되는 다수의 확산층을 형성하는 단계와;
    상기 제 1의 하부 배선의 측면 상에 제 1의 측벽을 형성하고 상기 제 2의 하부 배선의 측면 상에 제 2의 측벽을 형성하는 단계와;
    상기 제 1의 하부 배선의 상부 표면, 상기 제 1의 측벽, 상기 제 2의 하부 배선의 상부 표면, 및 상기 제 2의 측벽을 피복하는 절연층을 형성하는 단계와;
    상기 절연층을 피복하는 층간 절연층을 형성하는 단계와;
    상기 층간 절연층을 가열하여 상기 제 1의 하부 배선과 상기 제 2의 하부 배선 사이의 상기 층간 절연층 속으로 공백을 형성하는 단계와;
    상기 층간 절연층의 일부를 제거하여 상기 층간 절연층을 관통하는 적어도 하나의 비어홀을 형성하여 상기 다수의 확산층의 적어도 하나를 노출시키는 단계와;
    상기 비어홀의 내부 표면과 상기 다수의 확산층의 상기 적어도 하나의 표면 상에 절연막을 형성하는 단계와;
    상기 확산층의 상기 표면 상의 상기 절연막을 제거하는 단계와;
    상기 비어홀의 상기 내부 표면 상에 금속층을 형성하는 단계와;
    상기 비어홀 속으로 도전성 재료를 매입하는 단계; 및
    상기 층간 절연층 상에 상기 도전성 재료에 연결되는 상부 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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