JPH0745671A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0745671A
JPH0745671A JP5191506A JP19150693A JPH0745671A JP H0745671 A JPH0745671 A JP H0745671A JP 5191506 A JP5191506 A JP 5191506A JP 19150693 A JP19150693 A JP 19150693A JP H0745671 A JPH0745671 A JP H0745671A
Authority
JP
Japan
Prior art keywords
electrode
view
nitride film
bonding pad
sectional
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP5191506A
Other languages
English (en)
Inventor
Junichi Matsuki
純一 松木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Yamagata Ltd
Original Assignee
NEC Yamagata Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Yamagata Ltd filed Critical NEC Yamagata Ltd
Priority to JP5191506A priority Critical patent/JPH0745671A/ja
Priority to US08/285,554 priority patent/US5539243A/en
Publication of JPH0745671A publication Critical patent/JPH0745671A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222Capacitive arrangements or effects of, or between wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049Nitrides composed of metals from groups of the periodic table
    • H01L2924/050414th Group
    • H01L2924/05042Si3N4
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor

Abstract

(57)【要約】 【目的】ボンディングパッド電極下部に、空隙部を設け
ることにより、寄生容量の低減を図り、高周波用トラン
ジスタの高周波特性を向上させる。 【構成】ボンディングパッド第2電極5下部に、升目状
に、縦1μm,横1μm,深さ0.75μm程度の空隙
部7を設けることで、空隙部7上部のボンディングパッ
ド第2電極5の寄生容量を3分の2程度に低減でき、高
周波用トランジスタの高周波特性を向上することができ
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
超高周波用トランジスタに関する。
【0002】
【従来の技術】従来の半導体装置を示す図15の平面
図、図15中のX−X′線の図16の断面図を参照する
と、この半導体装置は、窒化膜4のコンタクトホールを
介して、電極3,5とが電気的に接続され、窒化膜4と
酸化膜14,電極3との間には、窒化膜23が介在す
る。シリコン基板6内には、酸化膜14に続く、薄い酸
化膜11が形成されている。
【0003】ここで、ボンディングパッドの第2電極5
の下部に、引き出しの第1電極3との層間膜であるLP
CVDにて成長した1μm程度の層間窒化膜4と、選択
的に酸化した1.5μm程度の酸化膜14を設け、ボン
ディングパッドの第2電極5による寄生容量を低減し、
又、ボンディングパッドの第2電極5内に空隙部7を設
け、ワイヤーボンディングを行うことにより空間がで
き、寄生容量の低減を図っている。
【0004】次に、この半導体装置の製造方法につい
て、図17乃至図24を用いて順に説明する。
【0005】まず図17において、シリコン基板6を酸
化し、700オングストローム程度の酸化膜11を成長
させる。
【0006】次に、1500オングストローム程度の窒
化膜21をLPCVDにて成長させ、フォトリソグラフ
ィー技術を使って、選択的に酸化を行う領域上の窒化膜
21をエッチングする。
【0007】次に、図18に示すように、選択酸化によ
り窒化膜21を除去した領域の酸化膜11を1.5μm
程度の酸化膜12に成長させる。
【0008】この酸化膜12は、シリコン基板6の面か
らほぼ1:1で上下に成長する為、図19に示すよう
に、酸化膜12をエッチングすると、0.75μmシリ
コン基板6が蝕刻された状態になる。
【0009】次に、図20に示すように、再度酸化し、
700オングストローム程度の酸化膜13を成長させ、
更に500オングストローム程度の窒化膜22を成長さ
せる。
【0010】次に、窒化膜22のエッチングを行うが、
図21に示すように、くぼみ部分の窒化膜22が窒化膜
21に覆われているため、エンチッグされず残る。
【0011】次に、図22に示すように、再度選択酸化
を行い、1.5μm程度の酸化膜14を成長させる。
【0012】次に、酸化膜13,窒化膜21,窒化膜2
2をエッチングすることにより、図23の状態になる。
【0013】次に、図24に示すように、窒化膜23を
500オングストローム程度成長させ、引き出し第1電
極3をつけ、LPCVDにて層間窒化膜4を1μm程度
成長させ、ボンディングパッド第2電極5をつける。
【0014】以上は、〔実開平1−104029〕公報
に記すところである。
【0015】
【発明が解決しようとする課題】以上説明したように従
来の半導体装置はワイヤーボンディングを行う為、ある
程度のボンディングパッド第2電極5の面積が必要であ
り、その為、ボンディングパッド第2電極5の寄生容量
が大きくなり、超高周波用トランジスタの高周波特性を
悪化させるという問題点があった。
【0016】又、実開平1−104029公報では、ボ
ンディングパッド第2電極内に空隙部を設けている為、
ボンディングワイヤとボンディングパッド第2電極との
接地面積が小さくなり、密着性が悪化するという問題点
があった。
【0017】又、ボンディング時に上記空隙部がつぶれ
てしまうという問題点もある。
【0018】本発明では、以上の問題点を解決してい
る。
【0019】
【課題を解決するための手段】本発明は、能動領域の引
き出し第1電極及びボンディングパッドとなる第2電極
の電極2層構造をもつ半導体装置において、前記第1電
極と接続される前記第2電極の下部に、空隙部を設ける
ことを特徴とする。
【0020】
【実施例】本発明の第1の実施例の平面図の図1、図1
中の部分Aの拡大図の図2、図1中のX−X′線の断面
図の図3を参照すると、この実施例は、ボンディングパ
ッド第2電極5の下部に、升目状に縦1μm,横1μ
m,深さ0.75μm程度の空隙部7を多数設けている
点が特徴的である。
【0021】これにより、空隙部7の上部のボンディン
グパッド第2電極5の寄生容量を、3分の2程度に低減
できる。
【0022】次に、この実施例の製造方法について、図
4乃至図11を参照して順に説明する。
【0023】まず図4において、シリコン基板6を酸化
し、700オングストローム程度の酸化膜11を成長さ
せる。
【0024】次に、1500オングストローム程度の窒
化膜21をLPCVDにて成長させ、フォトリソグラフ
ィー技術を使って選択的に酸化を行う領域上の窒化膜2
1をエッチングする。
【0025】次に、図5に示すように、選択酸化によ
り、窒化膜21を除去した領域の酸化膜を、1.5μm
程度の酸化膜12に成長させる。
【0026】この酸化膜12は、シリコン基板6の面か
らほぼ1:1で上下に成長する為、図6に示すように、
酸化膜12を除去すると、0.75μmシリコン基板6
が蝕刻された状態になる。
【0027】次に、図7に示すように、再度酸化し、7
00オングストローム程度の酸化膜13を成長させ、更
に500オングストローム程度の窒化膜22を成長させ
る。
【0028】次に、図8に示すように、フォトリソグラ
フィー技術を使い、エッチングにより窒化膜の除去を行
う。
【0029】すると、空隙部をつくる領域上の窒化膜2
2と、窒化膜21に覆われているくぼみ部分の窒化膜2
2がエッチングされずに残る。
【0030】次に、図9に示すように、再度選択酸化を
行い、1.5μm程度の酸化膜14を成長させる。
【0031】次に、酸化膜13,窒化膜21,窒化膜2
2を除去することにより、図10に示すような状態にな
り、空隙部7ができる。
【0032】次に、図11に示すように、窒化膜23を
500オングストローム程度成長させ、引き出し第1電
極3をつけ、LPCVDにより層間窒化膜4を1μm程
度成長させる。
【0033】すると、くぼみ部分は完全に覆うことがで
きず、空隙部7ができる。
【0034】次に、ボンディングパッドを含む第2電極
5をつける。
【0035】次に、本発明の第2の実施例の上面図を示
す図12、図12中の部分Bの拡大図を示す図13を参
照すると、この実施例は、スリット状の空隙部7が設け
られていること以外は、上記第1の実施例と共通するた
め、同図と共通の参照数字で示し、説明を省く。
【0036】本発明の第3の実施例の部分拡大図を示す
図14を参照すると、この実施例は、円状の空隙部7が
形成されていること以外、上記第2の実施例と共通する
ため、説明を省く。
【0037】
【発明の効果】以上説明したように、本発明は、ボンデ
ィングパッド第2電極下部に空隙部を設けることによ
り、寄生容量の低減を図ることができ、超高周波用トラ
ンジスタの高周波特性を向上できる効果がある。
【0038】また、本発明は、ワイヤーボンディングす
るためのボンディングパッドの第2電極の面積は、従来
と同等である為、ボンディグワイヤーとボンディングパ
ッド第2電極との密着性が低下することがない。
【0039】更に、本発明は、空隙部がボンディングパ
ッド第2電極下部に設けている為、ボンディング時に空
隙部がつぶれないという効果もある。
【図面の簡単な説明】
【図1】本発明の第1の実施例の平面図である。
【図2】図1中の部分を拡大した平面図である。
【図3】図1中のX−X′線の断面図である。
【図4】第1の実施例の製造方法の第1ステップを示す
断面図である。
【図5】次の第2ステップを示す断面図である。
【図6】次の第3ステップを示す断面図である。
【図7】次の第4ステップを示す断面図である。
【図8】次の第5ステップを示す断面図である。
【図9】次の第6ステップを示す断面図である。
【図10】次の第7ステップを示す断面図である。
【図11】次の第8ステップを示す断面図である。
【図12】本発明の第2の実施例の平面図である。
【図13】図12中の部分を拡大した平面図である。
【図14】本発明の第3の実施例の部分を拡大した平面
図である。
【図15】従来の半導体装置の平面図である。
【図16】図15中のX−X′線の断面図である。
【図17】従来の半導体装置の製造方法の第1ステップ
を示す断面図である。
【図18】次の第2ステップを示す断面図である。
【図19】次の第3ステップを示す断面図である。
【図20】次の第4ステップを示す断面図である。
【図21】次の第5ステップを示す断面図である。
【図22】次の第6ステップを示す断面図である。
【図23】次の第7ステップを示す断面図である。
【図24】次の第8ステップを示す断面図である。
【符号の説明】
11,12,13,14 酸化膜 21,22,23 窒化膜 3 引き出し第1電極 4 層間窒化膜 5 ボンディングパッド第2電極 6 シリコン基板 7 空隙部 A,B 部分
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/768

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 能動領域の引き出し第1電極及びボンデ
    ィングパッドとなる第2電極の電極2層構造をもつ半導
    体装置において、前記第1電極と接続される前記第2電
    極の下部に、空隙部を設けることを特徴とする半導体装
    置。
  2. 【請求項2】 前記空隙部の平面形状が、正方形又は円
    形あるいはスリット形である請求項1記載の半導体装
    置。
JP5191506A 1993-08-03 1993-08-03 半導体装置 Withdrawn JPH0745671A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP5191506A JPH0745671A (ja) 1993-08-03 1993-08-03 半導体装置
US08/285,554 US5539243A (en) 1993-08-03 1994-08-03 Semiconductor device having spaces and having reduced parasitic capacitance

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5191506A JPH0745671A (ja) 1993-08-03 1993-08-03 半導体装置

Publications (1)

Publication Number Publication Date
JPH0745671A true JPH0745671A (ja) 1995-02-14

Family

ID=16275790

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5191506A Withdrawn JPH0745671A (ja) 1993-08-03 1993-08-03 半導体装置

Country Status (2)

Country Link
US (1) US5539243A (ja)
JP (1) JPH0745671A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100420379B1 (ko) * 2000-09-28 2004-03-04 엔이씨 일렉트로닉스 코포레이션 반도체 장치와 그 제조 방법
JP2008235487A (ja) * 2007-03-19 2008-10-02 Oki Electric Ind Co Ltd 電子部品、電子部品の製造方法、加速度センサ、及び加速度センサの製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5955786A (en) * 1995-06-07 1999-09-21 Advanced Micro Devices, Inc. Semiconductor device using uniform nonconformal deposition for forming low dielectric constant insulation between certain conductive lines
JP3309959B2 (ja) * 1998-04-16 2002-07-29 日本電気株式会社 半導体装置
JP2002203957A (ja) * 2000-12-28 2002-07-19 Rohm Co Ltd トランジスタ
DE10109778A1 (de) * 2001-03-01 2002-09-19 Infineon Technologies Ag Hohlraumstruktur und Verfahren zum Herstellen einer Hohlraumstruktur
DE10302623B4 (de) * 2003-01-23 2006-12-28 Infineon Technologies Ag Halbleiterstruktur mit einer reduzierten Anschlußkapazität sowie ein Verfahren zum Herstellen der Halbleiterstruktur
US7038327B2 (en) * 2003-11-11 2006-05-02 Au Optronics Corp. Anisotropic conductive film bonding pad
TWI243386B (en) * 2004-02-26 2005-11-11 Au Optronics Corp Anisotropic conductive film pad
JP5004654B2 (ja) * 2007-05-16 2012-08-22 パナソニック株式会社 配線基板の接続方法および配線基板構造
US10896888B2 (en) 2018-03-15 2021-01-19 Microchip Technology Incorporated Integrated circuit (IC) device including a force mitigation system for reducing under-pad damage caused by wire bond

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5239378A (en) * 1975-09-23 1977-03-26 Seiko Epson Corp Silicon-gated mos type semiconductor device
JP2549659B2 (ja) * 1987-06-26 1996-10-30 株式会社日立製作所 半導体装置
JPS6474731A (en) * 1987-09-17 1989-03-20 Nec Corp Semiconductor device
JPH0797602B2 (ja) * 1988-05-06 1995-10-18 日本電気株式会社 半導体集積回路装置
JPH0396243A (ja) * 1989-09-08 1991-04-22 Seiko Epson Corp 半導体集積回路装置
US5077598A (en) * 1989-11-08 1991-12-31 Hewlett-Packard Company Strain relief flip-chip integrated circuit assembly with test fixturing
GB2243485A (en) * 1990-04-27 1991-10-30 Motorola Gmbh Semiconductor device contact pads

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100420379B1 (ko) * 2000-09-28 2004-03-04 엔이씨 일렉트로닉스 코포레이션 반도체 장치와 그 제조 방법
JP2008235487A (ja) * 2007-03-19 2008-10-02 Oki Electric Ind Co Ltd 電子部品、電子部品の製造方法、加速度センサ、及び加速度センサの製造方法
JP4486103B2 (ja) * 2007-03-19 2010-06-23 Okiセミコンダクタ株式会社 加速度センサ、及び加速度センサの製造方法

Also Published As

Publication number Publication date
US5539243A (en) 1996-07-23

Similar Documents

Publication Publication Date Title
JP3497627B2 (ja) 半導体装置およびその製造方法
JPH07235676A (ja) 半導体装置及びその製造方法
JPH0745671A (ja) 半導体装置
JP3229665B2 (ja) Mosfetの製造方法
JPS6015944A (ja) 半導体装置
JPH07111966B2 (ja) 半導体装置の製造方法
JP2002076113A (ja) 半導体装置およびその製造方法
JP2000195950A (ja) 半導体装置及びその製造方法
JPS587862A (ja) バイポ−ラ型トランジスタ−構造体及びその製造方法
US5329154A (en) Compound semiconductor integrated circuit having improved electrode bonding arrangements
KR20000011198A (ko) 반도체장치및그제조방법
JP2001189322A (ja) 高周波半導体装置とその製造方法
JPH07326712A (ja) Mimキャパシタ
JP2605647B2 (ja) 半導体装置の製造方法
KR100374113B1 (ko) 평탄화된 모스 전계효과 트랜지스터
JP4092598B2 (ja) 半導体装置の製造方法
JPH06310607A (ja) 接触孔の製造方法
JP3555820B2 (ja) バイポーラトランジスタおよびその製造方法
JPH07321290A (ja) バイポーラ集積回路装置の製造方法
JP2551439B2 (ja) 半導体装置の製造方法
KR950003930B1 (ko) 반도체 소자의 저항 제조방법
JP2000252289A (ja) バイポーラトランジスタとその製造方法
JPS5844600Y2 (ja) 半導体素子
JP2001035934A (ja) 半導体装置の製造方法
JPH06224310A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20001003