JPH07235676A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07235676A JPH07235676A JP6026874A JP2687494A JPH07235676A JP H07235676 A JPH07235676 A JP H07235676A JP 6026874 A JP6026874 A JP 6026874A JP 2687494 A JP2687494 A JP 2687494A JP H07235676 A JPH07235676 A JP H07235676A
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Abstract
(57)【要約】
【目的】 下地パターンの段差の影響を受けずに層を形
成可能な半導体装置及びその製造方法を得る。 【構成】 溝１３上に形成され、ドープドポリシリコン
５を覆うキャップ部３０（絶縁層）になめらかな傾斜面
２６を設け、Ｘ：傾斜面２６の基体５０の表面の面内方
向の長さ、Ｙ：傾斜面２６の基体５０の表面らの形成高
さとしたとき、Ｙ／Ｘ≦５を満足するようにする。 【効果】 Ｙ／Ｘ≦５を満足するなだらかな傾斜面を有
する絶縁層を形成することにより、この絶縁層からなる
下地パターンの影響を受けずに何等欠陥なく第１の主電
極を形成することができる。
成可能な半導体装置及びその製造方法を得る。 【構成】 溝１３上に形成され、ドープドポリシリコン
５を覆うキャップ部３０（絶縁層）になめらかな傾斜面
２６を設け、Ｘ：傾斜面２６の基体５０の表面の面内方
向の長さ、Ｙ：傾斜面２６の基体５０の表面らの形成高
さとしたとき、Ｙ／Ｘ≦５を満足するようにする。 【効果】 Ｙ／Ｘ≦５を満足するなだらかな傾斜面を有
する絶縁層を形成することにより、この絶縁層からなる
下地パターンの影響を受けずに何等欠陥なく第１の主電
極を形成することができる。
Description
【０００１】
【産業上の利用分野】この発明は、ＩＧＢＴ（絶縁ゲー
ト型バイポーラトランジスタ）等の半導体装置及びその
製造方法に関するものである。
ト型バイポーラトランジスタ）等の半導体装置及びその
製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の高性能化においては微細化
が必要不可欠であり、電力半導体においても例外ではな
い。しかしながら、微細化が進むほど、半導体素子表面
における単位面積あたりの形状の凸凹は激しくなり、素
子性能、製造工程、信頼性のいずれの面においても、悪
影響を及ぼす様になってきた。とりわけ、電流密度が数
Ａ／ｃｍ2 から数百Ａ／ｃｍ2 に及ぶ、パワートランジ
スタ，パワーＭＯＳ−ＦＥＴ，ＩＧＢＴ，サイリスタ，
ＧＴＯ，ＭＯＳゲートサイリスタなどの電力半導体素子
においては、表面のアルミ電極配線の (1) 厚膜化 (2) 厚みの均一性 (3) 平坦性 が重要課題となっている。
が必要不可欠であり、電力半導体においても例外ではな
い。しかしながら、微細化が進むほど、半導体素子表面
における単位面積あたりの形状の凸凹は激しくなり、素
子性能、製造工程、信頼性のいずれの面においても、悪
影響を及ぼす様になってきた。とりわけ、電流密度が数
Ａ／ｃｍ2 から数百Ａ／ｃｍ2 に及ぶ、パワートランジ
スタ，パワーＭＯＳ−ＦＥＴ，ＩＧＢＴ，サイリスタ，
ＧＴＯ，ＭＯＳゲートサイリスタなどの電力半導体素子
においては、表面のアルミ電極配線の (1) 厚膜化 (2) 厚みの均一性 (3) 平坦性 が重要課題となっている。
【０００３】(1) の実施により、アルミ電極配線の抵抗
値を下げることにより電力損失を下げるとともに、装置
の動作周波数を上げることができ、(2) の実施により、
アルミ電極配線内の抵抗値の均一化を図ることにより、
装置全体の安全動作と安全動作領域（ＳＯＡ）の拡大が
可能となり、(3) の実施により、半導体チップのパッケ
ージ組み立ての際のワイヤーボンディングや圧接におけ
る接触抵抗の低減を図ることができる。
値を下げることにより電力損失を下げるとともに、装置
の動作周波数を上げることができ、(2) の実施により、
アルミ電極配線内の抵抗値の均一化を図ることにより、
装置全体の安全動作と安全動作領域（ＳＯＡ）の拡大が
可能となり、(3) の実施により、半導体チップのパッケ
ージ組み立ての際のワイヤーボンディングや圧接におけ
る接触抵抗の低減を図ることができる。
【０００４】近年、一般的な半導体装置の高集積化や高
性能化に伴って、その中に形成される回路パターンもま
すます微細化され、精度良く形成することが必要になっ
ている。
性能化に伴って、その中に形成される回路パターンもま
すます微細化され、精度良く形成することが必要になっ
ている。
【０００５】これに対して電力用半導体装置は他の半導
体装置にくらべてそれほど回路パターンは微細ではなか
った。ところが、最近では、電力用半導体装置も一般的
な半導体装置と同様に高集積化および高性能化のために
回路パターンが微細化する傾向が強くなっててきてい
る。
体装置にくらべてそれほど回路パターンは微細ではなか
った。ところが、最近では、電力用半導体装置も一般的
な半導体装置と同様に高集積化および高性能化のために
回路パターンが微細化する傾向が強くなっててきてい
る。
【０００６】電力用半導体装置において、電極間、ある
いは外部端子と接続される電極配線を形成する工程段階
では、以前に多くの工程を経ているために、電極配線を
形成する前の表面形状の段差が大きくなっていることが
多い。
いは外部端子と接続される電極配線を形成する工程段階
では、以前に多くの工程を経ているために、電極配線を
形成する前の表面形状の段差が大きくなっていることが
多い。
【０００７】電極配線としては、一般にアルミニウムま
たはＡｌＳｉ等のＡｌ合金が用いられるが、Ａｌまたは
Ａｌ合金を平坦に形成することが技術的に難しく、その
改善が望まれている。
たはＡｌＳｉ等のＡｌ合金が用いられるが、Ａｌまたは
Ａｌ合金を平坦に形成することが技術的に難しく、その
改善が望まれている。
【０００８】図２８は、電極配線に高段差パターンが生
じる従来の電力用半導体装置であるトレンチゲート型Ｉ
ＧＢＴ（ＩＧＢＴ：絶縁ゲート型バイポーラトランジス
タ，Inslated gate Bipolar Transista ）の構造を示し
た断面模式図である。
じる従来の電力用半導体装置であるトレンチゲート型Ｉ
ＧＢＴ（ＩＧＢＴ：絶縁ゲート型バイポーラトランジス
タ，Inslated gate Bipolar Transista ）の構造を示し
た断面模式図である。
【０００９】以下に、図２８を参照にして、従来のトレ
ンチゲート型ＩＧＢＴにおける電極配線形成を例にとり
説明する。
ンチゲート型ＩＧＢＴにおける電極配線形成を例にとり
説明する。
【００１０】同図に示すように、一方主面及び他方主面
を有するｐ+ 半導体基板１の一方主面上にｎ- 半導体層
２が形成され、ｎ- 半導体層上にｐ半導体層３が形成さ
れ、ｐ半導体層３上にｎ+ 半導体層４が形成される。そ
して、ｎ+ 半導体層４の表面からｎ+ 半導体層４及びｐ
半導体層３を貫通してｎ- 半導体層２の表面の一部にか
けて複数の溝１３（図２８では２つ）が形成される。溝
１３の断面形状はＹ字型で底が丸まっている。
を有するｐ+ 半導体基板１の一方主面上にｎ- 半導体層
２が形成され、ｎ- 半導体層上にｐ半導体層３が形成さ
れ、ｐ半導体層３上にｎ+ 半導体層４が形成される。そ
して、ｎ+ 半導体層４の表面からｎ+ 半導体層４及びｐ
半導体層３を貫通してｎ- 半導体層２の表面の一部にか
けて複数の溝１３（図２８では２つ）が形成される。溝
１３の断面形状はＹ字型で底が丸まっている。
【００１１】各溝１３の内壁上にリコン酸化膜１４がそ
れぞれ形成され、各溝１３の内部の大部分の領域にシリ
コン酸化膜１４を介して低抵抗導電性充填物であるドー
プドポリシリコン５が充填される。ドープドポリシリコ
ン５としては例えばリンドープのｎ型ドープドポリシリ
コンが挙げられる。このドープドポリシリコン５が制御
電極として機能し、ｐ半導体層３における溝１３の両外
壁面近傍領域がチャネル領域となる。
れぞれ形成され、各溝１３の内部の大部分の領域にシリ
コン酸化膜１４を介して低抵抗導電性充填物であるドー
プドポリシリコン５が充填される。ドープドポリシリコ
ン５としては例えばリンドープのｎ型ドープドポリシリ
コンが挙げられる。このドープドポリシリコン５が制御
電極として機能し、ｐ半導体層３における溝１３の両外
壁面近傍領域がチャネル領域となる。
【００１２】各ポリシリコン５上にはシリコン酸化膜２
７が形成される。ＣＶＤ酸化膜１２の形成が例えば以下
のように行われる。溝１３内に全体に充填されたドープ
ドポリシリコン５を溝１３の深さ方向にある程度エッチ
ングをした後、溝１３の開孔部を覆う目的でドープドポ
リシリコン５上にシリコン酸化膜２７をＣＶＤ法等を用
いて形成する。このシリコン酸化膜２７が溝１３の開孔
部をキャップしている。
７が形成される。ＣＶＤ酸化膜１２の形成が例えば以下
のように行われる。溝１３内に全体に充填されたドープ
ドポリシリコン５を溝１３の深さ方向にある程度エッチ
ングをした後、溝１３の開孔部を覆う目的でドープドポ
リシリコン５上にシリコン酸化膜２７をＣＶＤ法等を用
いて形成する。このシリコン酸化膜２７が溝１３の開孔
部をキャップしている。
【００１３】このシリコン酸化膜２７上に低オーシック
抵抗を実現するためのシリサイド層やバリアメタルとな
る高融点金属膜８が堆積され、この高融点金属膜８上に
Ａｌ合金膜からなる電極配線層６を形成している。な
お、この場合、高融点金属膜８は合金膜である。
抵抗を実現するためのシリサイド層やバリアメタルとな
る高融点金属膜８が堆積され、この高融点金属膜８上に
Ａｌ合金膜からなる電極配線層６を形成している。な
お、この場合、高融点金属膜８は合金膜である。
【００１４】
【発明が解決しようとする課題】従来のトレンチゲート
型ＩＧＢＴの電極配線層６は以上のように構成されてい
るので、溝１３内のドープドポリシリコン５上に形成さ
れるシリコン酸化膜２７の先端の鋭い形状を反映して中
に「鬆」もしくは空洞９が生じる。電極配線層６中に
「鬆」もしくは空洞が形成されると、電極配線層６とし
ては電気抵抗が高くなり、所望の電気特性が得られない
ものとなる。
型ＩＧＢＴの電極配線層６は以上のように構成されてい
るので、溝１３内のドープドポリシリコン５上に形成さ
れるシリコン酸化膜２７の先端の鋭い形状を反映して中
に「鬆」もしくは空洞９が生じる。電極配線層６中に
「鬆」もしくは空洞が形成されると、電極配線層６とし
ては電気抵抗が高くなり、所望の電気特性が得られない
ものとなる。
【００１５】また、極端な場合、電極配線層６が高段差
部で「鬆」もしくは空洞のために断線し、電気抵抗や信
頼性面で致命的な欠陥を生じる原因となるなどの問題が
あった。
部で「鬆」もしくは空洞のために断線し、電気抵抗や信
頼性面で致命的な欠陥を生じる原因となるなどの問題が
あった。
【００１６】この発明は上記のような問題点を解決する
ためになされたもので、下地パターンの段差の影響を受
けずに何等欠陥なく層を形成可能な半導体装置及びその
製造方法を得ることを目的とする。
ためになされたもので、下地パターンの段差の影響を受
けずに何等欠陥なく層を形成可能な半導体装置及びその
製造方法を得ることを目的とする。
【００１７】
【課題を解決するための手段】この発明にかかる請求項
１記載の半導体装置は、一方主面と他方主面とを有する
半導体からなる基体と、各々が前記基体の一方主面から
所定の深さで選択的に形成される複数の溝部と、前記複
数の溝部の内壁上にそれぞれ形成される複数の絶縁膜
と、前記複数の絶縁膜を介して前記複数の溝部それぞれ
の内部にそれぞれ充填される複数の制御電極層と、前記
複数の制御導電層上に、前記基体の表面より突出してそ
れぞれ形成される複数の絶縁層と、前記基体の一方主面
上に形成される第１の主電極と、前記基体の他方主面上
に形成される第２の主電極とを備え、前記複数の制御電
極層に共通に与える制御電圧により、前記第１及び第２
の主電極間を流れる電流を制御しており、前記複数の絶
縁層はそれぞれ上部から下部にかけてなだらかな傾斜面
を有し、Ｘ：前記傾斜面の前記基体の一方主面の面内方
向の長さ、Ｙ：前記傾斜面の前記基体の一方主面からの
形成高さ、としたとき、条件式：Ｙ／Ｘ≦５を満足す
る。
１記載の半導体装置は、一方主面と他方主面とを有する
半導体からなる基体と、各々が前記基体の一方主面から
所定の深さで選択的に形成される複数の溝部と、前記複
数の溝部の内壁上にそれぞれ形成される複数の絶縁膜
と、前記複数の絶縁膜を介して前記複数の溝部それぞれ
の内部にそれぞれ充填される複数の制御電極層と、前記
複数の制御導電層上に、前記基体の表面より突出してそ
れぞれ形成される複数の絶縁層と、前記基体の一方主面
上に形成される第１の主電極と、前記基体の他方主面上
に形成される第２の主電極とを備え、前記複数の制御電
極層に共通に与える制御電圧により、前記第１及び第２
の主電極間を流れる電流を制御しており、前記複数の絶
縁層はそれぞれ上部から下部にかけてなだらかな傾斜面
を有し、Ｘ：前記傾斜面の前記基体の一方主面の面内方
向の長さ、Ｙ：前記傾斜面の前記基体の一方主面からの
形成高さ、としたとき、条件式：Ｙ／Ｘ≦５を満足す
る。
【００１８】この発明にかかる請求項２記載の半導体装
置は、一方主面と他方主面とを有する半導体からなる基
体と、各々が前記基体の一方主面から所定の深さで選択
的に形成される複数の溝部と、前記複数の溝部の内壁上
から前記基体の一方主面の一部上に延びてそれぞれ形成
される複数の絶縁膜と、前記複数の絶縁膜を介して前記
複数の溝部内部にそれぞれ充填されるとともに、前記複
数の絶縁膜を介して前記基体の一方主面の前記一部上に
延びてそれぞれ形成される複数の制御電極層と、前記複
数の溝部内の前記複数の制御導電層上に、前記基体の一
方主面より突出してそれぞれ形成される複数の絶縁層
と、前記基体の一方主面上に形成される第１の主電極
と、前記基体の他方主面上に形成される第２の主電極と
を備え、前記複数の制御電極層に共通に与える制御電圧
により、前記第１及び第２の主電極間を流れる電流を制
御しており、Ｈ１：前記基体の一方主面の前記一部上に
形成される前記複数の制御電極層それぞれの前記基体の
一方主面からの形成高さ、Ｈ２：前記複数の溝部上にお
ける前記複数の絶縁層それぞれの前記基体の一方主面か
らの形成高さ、としたとき、条件式：Ｈ２≧Ｈ１を満足
する。
置は、一方主面と他方主面とを有する半導体からなる基
体と、各々が前記基体の一方主面から所定の深さで選択
的に形成される複数の溝部と、前記複数の溝部の内壁上
から前記基体の一方主面の一部上に延びてそれぞれ形成
される複数の絶縁膜と、前記複数の絶縁膜を介して前記
複数の溝部内部にそれぞれ充填されるとともに、前記複
数の絶縁膜を介して前記基体の一方主面の前記一部上に
延びてそれぞれ形成される複数の制御電極層と、前記複
数の溝部内の前記複数の制御導電層上に、前記基体の一
方主面より突出してそれぞれ形成される複数の絶縁層
と、前記基体の一方主面上に形成される第１の主電極
と、前記基体の他方主面上に形成される第２の主電極と
を備え、前記複数の制御電極層に共通に与える制御電圧
により、前記第１及び第２の主電極間を流れる電流を制
御しており、Ｈ１：前記基体の一方主面の前記一部上に
形成される前記複数の制御電極層それぞれの前記基体の
一方主面からの形成高さ、Ｈ２：前記複数の溝部上にお
ける前記複数の絶縁層それぞれの前記基体の一方主面か
らの形成高さ、としたとき、条件式：Ｈ２≧Ｈ１を満足
する。
【００１９】この発明にかかる請求項３記載の半導体装
置は、一方主面と他方主面とを有する半導体からなる基
体と、各々が前記基体の一方主面から所定の深さで選択
的に形成される複数の溝部と、前記複数の溝部の内壁上
から前記基体の一方主面の一部上に延びてそれぞれ形成
される複数の絶縁膜と、前記複数の絶縁膜を介して前記
複数の溝部内部にそれぞれ充填されるとともに、前記複
数の絶縁膜を介して前記半導体基板の一方主面の前記一
部上に延びてそれぞれ形成される複数の制御電極層と、
前記複数の溝部内の前記複数の制御導電層上に、前記基
体の一方主面より突出してそれぞれ形成される複数の絶
縁層と、前記基体の一方主面上に形成される第１の主電
極と、前記基体の他方主面上に形成される第２の主電極
とを備え、前記複数の制御電極層に共通に与える制御電
圧により、前記第１及び第２の主電極間を流れる電流を
制御しており、前記複数の溝部上における前記複数の絶
縁層はそれぞれ上部から下部にかけてなだらかな傾斜面
を有し、Ｘ：前記傾斜面の前記基体の一方主面方向の長
さ、Ｙ：前記傾斜面の前記基体の一方主面からの形成高
さ、Ｈ１：前記基体の一方主面の前記一部上に形成され
る前記複数の制御電極層それぞれの前記基体の一方主面
からの形成高さ、Ｈ２：前記複数の溝部上における前記
複数の絶縁層それぞれの前記基体の一方主面からの形成
高さ、としたとき、条件式：Ｈ２≧Ｈ１、条件式：Ｙ／
Ｘ≦５を共に満足する。
置は、一方主面と他方主面とを有する半導体からなる基
体と、各々が前記基体の一方主面から所定の深さで選択
的に形成される複数の溝部と、前記複数の溝部の内壁上
から前記基体の一方主面の一部上に延びてそれぞれ形成
される複数の絶縁膜と、前記複数の絶縁膜を介して前記
複数の溝部内部にそれぞれ充填されるとともに、前記複
数の絶縁膜を介して前記半導体基板の一方主面の前記一
部上に延びてそれぞれ形成される複数の制御電極層と、
前記複数の溝部内の前記複数の制御導電層上に、前記基
体の一方主面より突出してそれぞれ形成される複数の絶
縁層と、前記基体の一方主面上に形成される第１の主電
極と、前記基体の他方主面上に形成される第２の主電極
とを備え、前記複数の制御電極層に共通に与える制御電
圧により、前記第１及び第２の主電極間を流れる電流を
制御しており、前記複数の溝部上における前記複数の絶
縁層はそれぞれ上部から下部にかけてなだらかな傾斜面
を有し、Ｘ：前記傾斜面の前記基体の一方主面方向の長
さ、Ｙ：前記傾斜面の前記基体の一方主面からの形成高
さ、Ｈ１：前記基体の一方主面の前記一部上に形成され
る前記複数の制御電極層それぞれの前記基体の一方主面
からの形成高さ、Ｈ２：前記複数の溝部上における前記
複数の絶縁層それぞれの前記基体の一方主面からの形成
高さ、としたとき、条件式：Ｈ２≧Ｈ１、条件式：Ｙ／
Ｘ≦５を共に満足する。
【００２０】また、請求項４の半導体装置のように、前
記複数の溝部はそれぞれ所定距離を隔てて形成され、
Ｗ：前記所定距離、Ｈ：前記複数の絶縁層それぞれの前
記基体の一方主面からの形成高さ、とした場合、条件
式：（Ｗ／Ｈ）≦８を満足するように構成してもよい。
記複数の溝部はそれぞれ所定距離を隔てて形成され、
Ｗ：前記所定距離、Ｈ：前記複数の絶縁層それぞれの前
記基体の一方主面からの形成高さ、とした場合、条件
式：（Ｗ／Ｈ）≦８を満足するように構成してもよい。
【００２１】また、請求項５記載の半導体装置のよう
に、前記複数の絶縁層はそれぞれ、前記制御電極層上に
形成される下地絶縁層と、前記下地絶縁層上に形成され
る主要絶縁層とからなるように構成してもよい。
に、前記複数の絶縁層はそれぞれ、前記制御電極層上に
形成される下地絶縁層と、前記下地絶縁層上に形成され
る主要絶縁層とからなるように構成してもよい。
【００２２】また、請求項６記載の半導体装置のよう
に、前記複数の絶縁層はそれぞれ、前記制御電極層上に
形成される下地絶縁層と、前記下地絶縁層上に形成され
る主要絶縁層と、前記主要絶縁層上に形成される補助絶
縁層とからなるように構成してもよい。
に、前記複数の絶縁層はそれぞれ、前記制御電極層上に
形成される下地絶縁層と、前記下地絶縁層上に形成され
る主要絶縁層と、前記主要絶縁層上に形成される補助絶
縁層とからなるように構成してもよい。
【００２３】この発明にかかる請求項７記載の半導体装
置は、一方主面及び他方主面を有し、一方主面側の上層
部と他方主面側の下層部とから構成され少なくとも前記
上層部が第１の導電型の半導体からなる基体と、前記基
体の前記上層部に選択的に形成される第２の導電型の複
数の第１の半導体領域と、前記複数の第１の半導体領域
それぞれの表面に選択的に形成される第１の導電型の複
数の第２の半導体領域と、前記基体の前記上層部と各前
記第２の半導体領域との間における各前記第１の半導体
領域の一の領域上にそれぞれ形成される複数の絶縁膜
と、前記複数の絶縁膜上にそれぞれ形成される複数の制
御電極と、前記複数の絶縁膜及び前記複数の制御電極を
それぞれ覆って形成される複数の絶縁層と、前記基体の
一方主面上に形成される第１の主電極と、前記基体の他
方主面上に形成される第２の主電極とを備え、前記複数
の制御電極に共通に与える制御電圧により、前記第１及
び第２の主電極間を流れる電流を制御しており、前記複
数の絶縁層はそれぞれ上部から下部にかけてなだらかな
傾斜面を有し、Ｘ：前記傾斜面の前記基体の一方主面の
面内方向の長さ、Ｙ：前記傾斜面の前記基体の一方主面
からの形成高さ、としたとき、条件式：Ｙ／Ｘ≦５を満
足する。
置は、一方主面及び他方主面を有し、一方主面側の上層
部と他方主面側の下層部とから構成され少なくとも前記
上層部が第１の導電型の半導体からなる基体と、前記基
体の前記上層部に選択的に形成される第２の導電型の複
数の第１の半導体領域と、前記複数の第１の半導体領域
それぞれの表面に選択的に形成される第１の導電型の複
数の第２の半導体領域と、前記基体の前記上層部と各前
記第２の半導体領域との間における各前記第１の半導体
領域の一の領域上にそれぞれ形成される複数の絶縁膜
と、前記複数の絶縁膜上にそれぞれ形成される複数の制
御電極と、前記複数の絶縁膜及び前記複数の制御電極を
それぞれ覆って形成される複数の絶縁層と、前記基体の
一方主面上に形成される第１の主電極と、前記基体の他
方主面上に形成される第２の主電極とを備え、前記複数
の制御電極に共通に与える制御電圧により、前記第１及
び第２の主電極間を流れる電流を制御しており、前記複
数の絶縁層はそれぞれ上部から下部にかけてなだらかな
傾斜面を有し、Ｘ：前記傾斜面の前記基体の一方主面の
面内方向の長さ、Ｙ：前記傾斜面の前記基体の一方主面
からの形成高さ、としたとき、条件式：Ｙ／Ｘ≦５を満
足する。
【００２４】また、請求項８記載の半導体装置のよう
に、前記複数の制御電極はそれぞれ所定距離を隔てて形
成され、Ｗ：前記所定距離、Ｈ：前記複数の絶縁層それ
ぞれの前記基体の一方主面からの形成高さ、とした場
合、条件式：（Ｗ／Ｙ）≦８を満足するように構成して
もよい。
に、前記複数の制御電極はそれぞれ所定距離を隔てて形
成され、Ｗ：前記所定距離、Ｈ：前記複数の絶縁層それ
ぞれの前記基体の一方主面からの形成高さ、とした場
合、条件式：（Ｗ／Ｙ）≦８を満足するように構成して
もよい。
【００２５】この発明にかかる請求項９記載の半導体装
置の製造方法は、(a) 一方主面及び他方主面を有し半導
体からなる基体を準備するステップと、(b) 前記基体の
一方主面から所定の深さの複数の溝部を選択的に形成す
るステップと、(c) 前記複数の溝部それぞれの内部を充
填するとともに、前記基体の一方主面の一部上に延びる
複数の制御電極層をそれぞれ形成するステップとを備
え、装置完成後には前記複数の制御電極層に共通に与え
る制御電圧により装置の動作が制御され、(d) 前記複数
の制御電極層を含む前記基体の一方主面上に絶縁層を形
成するステップと、(e) 前記絶縁層に対しパターニング
を施し、所定箇所に開口部を形成するステップと、(f)
パターニングされた前記絶縁層に対し熱処理を施し、前
記絶縁層の前記開口部近傍領域になだらかな傾斜面を形
成するステップとをさらに備え、前記ステップ(f) の熱
処理は、前記絶縁層が軟化する温度以上で行っている。
置の製造方法は、(a) 一方主面及び他方主面を有し半導
体からなる基体を準備するステップと、(b) 前記基体の
一方主面から所定の深さの複数の溝部を選択的に形成す
るステップと、(c) 前記複数の溝部それぞれの内部を充
填するとともに、前記基体の一方主面の一部上に延びる
複数の制御電極層をそれぞれ形成するステップとを備
え、装置完成後には前記複数の制御電極層に共通に与え
る制御電圧により装置の動作が制御され、(d) 前記複数
の制御電極層を含む前記基体の一方主面上に絶縁層を形
成するステップと、(e) 前記絶縁層に対しパターニング
を施し、所定箇所に開口部を形成するステップと、(f)
パターニングされた前記絶縁層に対し熱処理を施し、前
記絶縁層の前記開口部近傍領域になだらかな傾斜面を形
成するステップとをさらに備え、前記ステップ(f) の熱
処理は、前記絶縁層が軟化する温度以上で行っている。
【００２６】また、請求項１０記載の半導体装置の製造
方法のように、前記ステップ(d) の後に、(g) 前記絶縁
層に対し熱処理を施し、その表面を平坦化するステップ
をさらに備え、前記ステップ(g) の熱処理は、前記絶縁
層が軟化する温度以上で行うようにしてもよい。
方法のように、前記ステップ(d) の後に、(g) 前記絶縁
層に対し熱処理を施し、その表面を平坦化するステップ
をさらに備え、前記ステップ(g) の熱処理は、前記絶縁
層が軟化する温度以上で行うようにしてもよい。
【００２７】この発明にかかる請求項１１記載の半導体
装置の製造方法は、(a) 一方主面及び他方主面を有し半
導体からなる基体を準備するステップと、(b) 前記基体
の一方主面から所定の深さの複数の溝部を選択的に形成
するステップと、(c) 前記複数の溝部それぞれの内部を
埋めるとともに、前記基体の一方主面の一部上に延びて
複数の制御電極層をそれぞれ形成するステップとを備
え、装置完成後には前記制御電極層に与える制御電圧に
より装置の動作が制御され、(d) 前記複数の制御電極層
を含む前記基体の一方主面上に絶縁層を形成するステッ
プと、(e) 前記絶縁層に対し熱処理を施し、その表面を
平坦化するステップと、(f) 前記絶縁層上に上積み用絶
縁層を形成するステップと、(g) 前記上積み絶縁層上に
レジストを形成するステップと、(h) 前記レジストをパ
ターニングするステップと、(i) パターニングされた前
記レジストをマスクとして、前記絶縁層及び前記上積み
絶縁層に対しエッチング処理を施し、所定箇所に開口部
を形成するステップと、(j)エッチング処理されたされ
た前記絶縁層及び前記上積み絶縁層に対し熱処理を施
し、前記絶縁層及び前記上積み用絶縁層の前記開口部近
傍領域になだらか傾斜面を形成するステップとをさらに
備えており、前記ステップ(e) 及び(i) それぞれの熱処
理は、少なくとも前記絶縁層が軟化する温度以上で行
い、前記上積み用絶縁層として、前記絶縁層よりも前記
レジストに対する密着性の優れたものを用いている。
装置の製造方法は、(a) 一方主面及び他方主面を有し半
導体からなる基体を準備するステップと、(b) 前記基体
の一方主面から所定の深さの複数の溝部を選択的に形成
するステップと、(c) 前記複数の溝部それぞれの内部を
埋めるとともに、前記基体の一方主面の一部上に延びて
複数の制御電極層をそれぞれ形成するステップとを備
え、装置完成後には前記制御電極層に与える制御電圧に
より装置の動作が制御され、(d) 前記複数の制御電極層
を含む前記基体の一方主面上に絶縁層を形成するステッ
プと、(e) 前記絶縁層に対し熱処理を施し、その表面を
平坦化するステップと、(f) 前記絶縁層上に上積み用絶
縁層を形成するステップと、(g) 前記上積み絶縁層上に
レジストを形成するステップと、(h) 前記レジストをパ
ターニングするステップと、(i) パターニングされた前
記レジストをマスクとして、前記絶縁層及び前記上積み
絶縁層に対しエッチング処理を施し、所定箇所に開口部
を形成するステップと、(j)エッチング処理されたされ
た前記絶縁層及び前記上積み絶縁層に対し熱処理を施
し、前記絶縁層及び前記上積み用絶縁層の前記開口部近
傍領域になだらか傾斜面を形成するステップとをさらに
備えており、前記ステップ(e) 及び(i) それぞれの熱処
理は、少なくとも前記絶縁層が軟化する温度以上で行
い、前記上積み用絶縁層として、前記絶縁層よりも前記
レジストに対する密着性の優れたものを用いている。
【００２８】また、請求項１２記載の半導体装置の製造
方法のように、前記絶縁層の前記傾斜面は、Ｘ：前記傾
斜面の前記基体の一方主面方向の長さ、Ｙ：前記傾斜面
の前記基体の一方主面からの形成高さ、としたとき、条
件式：Ｙ／Ｘ≦５を満足する。
方法のように、前記絶縁層の前記傾斜面は、Ｘ：前記傾
斜面の前記基体の一方主面方向の長さ、Ｙ：前記傾斜面
の前記基体の一方主面からの形成高さ、としたとき、条
件式：Ｙ／Ｘ≦５を満足する。
【００２９】また、請求項１３記載の半導体装置の製造
方法のように、前記制御電極層及び前記絶縁層は、Ｈ
１：前記基体の一方主面の前記一部上に形成される前記
制御電極層の前記基体の一方主面からの形成高さ、Ｈ
２：前記絶縁層の前記基体の一方主面からの形成高さ、
としたとき、条件式：Ｈ２≧Ｈ１を満足するようにして
もよい。
方法のように、前記制御電極層及び前記絶縁層は、Ｈ
１：前記基体の一方主面の前記一部上に形成される前記
制御電極層の前記基体の一方主面からの形成高さ、Ｈ
２：前記絶縁層の前記基体の一方主面からの形成高さ、
としたとき、条件式：Ｈ２≧Ｈ１を満足するようにして
もよい。
【００３０】また、請求項１４の記載の半導体装置の製
造方法のように、前記制御電極層及び前記絶縁層は、
Ｘ：前記傾斜面の前記基体の一方主面方向の長さ、Ｙ：
前記傾斜面の前記基体の一方主面からの形成高さ、Ｈ
１：前記基体の一方主面の前記一部上に形成される前記
制御電極層の前記基体の一方主面からの形成高さ、Ｈ
２：前記絶縁層の前記基体の一方主面からの形成高さ、
としたとき、条件式：Ｙ／Ｘ≦５及び条件式：Ｈ２≧Ｈ
１を共に満足するしてもよい。
造方法のように、前記制御電極層及び前記絶縁層は、
Ｘ：前記傾斜面の前記基体の一方主面方向の長さ、Ｙ：
前記傾斜面の前記基体の一方主面からの形成高さ、Ｈ
１：前記基体の一方主面の前記一部上に形成される前記
制御電極層の前記基体の一方主面からの形成高さ、Ｈ
２：前記絶縁層の前記基体の一方主面からの形成高さ、
としたとき、条件式：Ｙ／Ｘ≦５及び条件式：Ｈ２≧Ｈ
１を共に満足するしてもよい。
【００３１】さらに、請求項１５記載の半導体装置の製
造方法のように、前記複数の溝部はそれぞれ所定距離を
隔てて形成され、Ｗ：前記所定距離、Ｈ：前記溝部上の
前記複数の絶縁層それぞれの前記基体の一方主面からの
形成高さ、とした場合、条件式：（Ｗ／Ｈ）≦８を満足
するようにしてもよい。
造方法のように、前記複数の溝部はそれぞれ所定距離を
隔てて形成され、Ｗ：前記所定距離、Ｈ：前記溝部上の
前記複数の絶縁層それぞれの前記基体の一方主面からの
形成高さ、とした場合、条件式：（Ｗ／Ｈ）≦８を満足
するようにしてもよい。
【００３２】また、請求項１６記載の半導体装置の製造
方法のように、前記絶縁層は下地絶縁層及び主要絶縁層
からなり、前記ステップ(d) は、(d-1) 前記複数の制御
電極層上に前記下地絶縁層を形成するステップと、(d-
2) 前記下地絶縁層上を含む前記基体の一方主面上に前
記主要絶縁層を形成するステップとを備えてもよい。
方法のように、前記絶縁層は下地絶縁層及び主要絶縁層
からなり、前記ステップ(d) は、(d-1) 前記複数の制御
電極層上に前記下地絶縁層を形成するステップと、(d-
2) 前記下地絶縁層上を含む前記基体の一方主面上に前
記主要絶縁層を形成するステップとを備えてもよい。
【００３３】また、請求項１７記載の半導体装置の製造
方法のように、前記ステップ(i) は、(i- 1) パターニ
ングされた前記レジストをマスクとして、少なくとも前
記上積み絶縁層に対し等方性エッチング処理を施すステ
ップと、(i- 2) ステップ(i- 1)の後、パターニングさ
れた前記レジストをマスクとして、少なくとも前記絶縁
層に対し異方性エッチング処理を施し、前記上積み用絶
縁層及び前記絶縁層の所定箇所に開口部を形成するステ
ップとを備えてもよい。
方法のように、前記ステップ(i) は、(i- 1) パターニ
ングされた前記レジストをマスクとして、少なくとも前
記上積み絶縁層に対し等方性エッチング処理を施すステ
ップと、(i- 2) ステップ(i- 1)の後、パターニングさ
れた前記レジストをマスクとして、少なくとも前記絶縁
層に対し異方性エッチング処理を施し、前記上積み用絶
縁層及び前記絶縁層の所定箇所に開口部を形成するステ
ップとを備えてもよい。
【００３４】また、請求項１８記載の半導体装置の製造
方法のように、前記ステップ(c) は、(c- 1) 前記複数
の溝部それぞれの内壁を完全に覆うとともに、前記基体
の一方主面の一部上に延びて絶縁膜を形成するステップ
と、(c- 2) 前記複数の溝部それぞれの内部を前記絶縁
膜を介して充填するとともに、前記絶縁膜を介して前記
基体の一方主面の前記一部上に延びて前記複数の制御電
極層を形成するステップとを備えてもよい。
方法のように、前記ステップ(c) は、(c- 1) 前記複数
の溝部それぞれの内壁を完全に覆うとともに、前記基体
の一方主面の一部上に延びて絶縁膜を形成するステップ
と、(c- 2) 前記複数の溝部それぞれの内部を前記絶縁
膜を介して充填するとともに、前記絶縁膜を介して前記
基体の一方主面の前記一部上に延びて前記複数の制御電
極層を形成するステップとを備えてもよい。
【００３５】この発明にかかる請求項１９記載の半導体
装置の製造方法は、(a) 一方主面及び他方主面を有し、
一方主面側の上層部と他方主面側の下層部とから構成さ
れ前記上層部が第１の導電型の半導体からなる基体の前
記上層部に、第２の導電型の複数の第１の半導体領域
と、前記複数の第１の半導体領域それぞれの表面に選択
的に形成される第１の導電型の複数の第２の半導体領域
と、前記基体の前記上層部と各前記第２の半導体領域と
の間における各前記第１の半導体領域の一の領域上にそ
れぞれ形成される複数の絶縁膜と、前記複数の絶縁膜上
にそれぞれ形成される複数の制御電極とからなるＭＯＳ
構造を形成するステップと、(b) 前記複数の制御電極を
含む前記基体の一方主面上に絶縁層を形成するステップ
と、(c) 前記絶縁層に対しパターニングを施し、所定箇
所に開口部を形成するステップと、(d) パターニングさ
れた前記絶縁層に対し熱処理を施し、前記絶縁層の前記
開口部近傍領域になだらか傾斜面を形成するステップと
備え、装置完成後に前記複数の制御電極に共通に与える
制御電圧により、前記第１及び第２の主電極間を流れる
電流を制御しており、前記ステップ(h) の熱処理は、前
記絶縁層が軟化する温度以上で行っている。
装置の製造方法は、(a) 一方主面及び他方主面を有し、
一方主面側の上層部と他方主面側の下層部とから構成さ
れ前記上層部が第１の導電型の半導体からなる基体の前
記上層部に、第２の導電型の複数の第１の半導体領域
と、前記複数の第１の半導体領域それぞれの表面に選択
的に形成される第１の導電型の複数の第２の半導体領域
と、前記基体の前記上層部と各前記第２の半導体領域と
の間における各前記第１の半導体領域の一の領域上にそ
れぞれ形成される複数の絶縁膜と、前記複数の絶縁膜上
にそれぞれ形成される複数の制御電極とからなるＭＯＳ
構造を形成するステップと、(b) 前記複数の制御電極を
含む前記基体の一方主面上に絶縁層を形成するステップ
と、(c) 前記絶縁層に対しパターニングを施し、所定箇
所に開口部を形成するステップと、(d) パターニングさ
れた前記絶縁層に対し熱処理を施し、前記絶縁層の前記
開口部近傍領域になだらか傾斜面を形成するステップと
備え、装置完成後に前記複数の制御電極に共通に与える
制御電圧により、前記第１及び第２の主電極間を流れる
電流を制御しており、前記ステップ(h) の熱処理は、前
記絶縁層が軟化する温度以上で行っている。
【００３６】また、請求項２０記載の半導体装置の製造
方法のように、前記絶縁層の前記傾斜面は、Ｘ：前記傾
斜面の前記基体の一方主面方向の長さ、Ｙ：前記傾斜面
の前記基体の一方主面からの形成高さ、としたとき、条
件式：Ｙ／Ｘ≦５を満足するようにしてもよい。
方法のように、前記絶縁層の前記傾斜面は、Ｘ：前記傾
斜面の前記基体の一方主面方向の長さ、Ｙ：前記傾斜面
の前記基体の一方主面からの形成高さ、としたとき、条
件式：Ｙ／Ｘ≦５を満足するようにしてもよい。
【００３７】また、請求項２１記載の半導体装置の製造
方法のように、前記複数の制御電極はそれぞれ所定距離
を隔てて形成され、Ｗ：前記所定距離、Ｈ：前記複数の
絶縁層それぞれの前記基体の一方主面からの形成高さ、
としたとき、条件式：（Ｗ／Ｈ）≦８を共に満足するよ
うにしてもよい。
方法のように、前記複数の制御電極はそれぞれ所定距離
を隔てて形成され、Ｗ：前記所定距離、Ｈ：前記複数の
絶縁層それぞれの前記基体の一方主面からの形成高さ、
としたとき、条件式：（Ｗ／Ｈ）≦８を共に満足するよ
うにしてもよい。
【００３８】また、請求項２２記載の半導体装置の製造
方法のように、前記複数の制御電極はそれぞれ所定距離
を隔てて形成され、前記制御電極及び前記絶縁層は、
Ｗ：前記所定距離、Ｈ：前記複数の絶縁層それぞれの前
記基体の一方主面からの形成高さ、Ｘ：前記傾斜面の前
記基体の一方主面方向の長さ、Ｙ：前記傾斜面の前記基
体の一方主面からの形成高さ、としたとき、条件式：Ｙ
／Ｘ≦５及び条件式：（Ｗ／Ｈ）≦８を共に満足するよ
うにしてもよい。
方法のように、前記複数の制御電極はそれぞれ所定距離
を隔てて形成され、前記制御電極及び前記絶縁層は、
Ｗ：前記所定距離、Ｈ：前記複数の絶縁層それぞれの前
記基体の一方主面からの形成高さ、Ｘ：前記傾斜面の前
記基体の一方主面方向の長さ、Ｙ：前記傾斜面の前記基
体の一方主面からの形成高さ、としたとき、条件式：Ｙ
／Ｘ≦５及び条件式：（Ｗ／Ｈ）≦８を共に満足するよ
うにしてもよい。
【００３９】なお、本明細書中で述べる溝部とは、一定
の形成幅と一定の形成深さを有する一般的な溝は勿論、
形成幅に対して形成深さの方が大きい穴をも含む概念で
ある。
の形成幅と一定の形成深さを有する一般的な溝は勿論、
形成幅に対して形成深さの方が大きい穴をも含む概念で
ある。
【００４０】また、本明細書中の条件式に用いる「≧」
等に含まれる等号は厳密に等しいという意味ではなく、
ほぼ同じ程度であることを意味する。
等に含まれる等号は厳密に等しいという意味ではなく、
ほぼ同じ程度であることを意味する。
【００４１】
【作用】この発明における請求項１記載の半導体装置に
おいて、複数の溝部上にそれぞれ形成される複数の絶縁
層は傾斜面を有し、この傾斜面は、Ｘ：前記傾斜面の前
記基体の一方主面の面内方向の長さ、Ｙ：前記傾斜面の
前記基体の一方主面からの形成高さ、としたとき、条件
式：Ｙ／Ｘ≦５を満足するため、これら複数の絶縁層の
形成により生じる基体の一方主面からの段差が、上積み
される層にさほど悪影響を与えない。
おいて、複数の溝部上にそれぞれ形成される複数の絶縁
層は傾斜面を有し、この傾斜面は、Ｘ：前記傾斜面の前
記基体の一方主面の面内方向の長さ、Ｙ：前記傾斜面の
前記基体の一方主面からの形成高さ、としたとき、条件
式：Ｙ／Ｘ≦５を満足するため、これら複数の絶縁層の
形成により生じる基体の一方主面からの段差が、上積み
される層にさほど悪影響を与えない。
【００４２】この発明にける請求項２記載の半導体装置
において、複数の溝部上にそれぞれ形成される複数の絶
縁層は、Ｈ１：前記基体の一方主面の前記一部上に形成
される前記複数の制御電極層それぞれの前記基体の一方
主面からの形成高さ、Ｈ２：前記複数の溝部上における
前記複数の絶縁層それぞれの前記基体の一方主面からの
形成高さとしたとき、条件式：Ｈ２≧Ｈ１を満足するた
め、複数の絶縁層を前記基体の一方主面上形成された制
御電極層をも覆って形成することにより、表面が比較的
平坦な構造の絶縁層を得ることができる。
において、複数の溝部上にそれぞれ形成される複数の絶
縁層は、Ｈ１：前記基体の一方主面の前記一部上に形成
される前記複数の制御電極層それぞれの前記基体の一方
主面からの形成高さ、Ｈ２：前記複数の溝部上における
前記複数の絶縁層それぞれの前記基体の一方主面からの
形成高さとしたとき、条件式：Ｈ２≧Ｈ１を満足するた
め、複数の絶縁層を前記基体の一方主面上形成された制
御電極層をも覆って形成することにより、表面が比較的
平坦な構造の絶縁層を得ることができる。
【００４３】この発明における請求項３記載の半導体装
置において、複数の溝部上にそれぞれ形成される複数の
絶縁層は傾斜面を有し、この傾斜面は、上記した条件
式：Ｙ／Ｘ≦５を満足するため、これら複数の絶縁層の
形成により生じる基体の一方主面からの段差が、上積み
される層にさほど悪影響を与えない。
置において、複数の溝部上にそれぞれ形成される複数の
絶縁層は傾斜面を有し、この傾斜面は、上記した条件
式：Ｙ／Ｘ≦５を満足するため、これら複数の絶縁層の
形成により生じる基体の一方主面からの段差が、上積み
される層にさほど悪影響を与えない。
【００４４】さらに、複数の絶縁層は、上記した条件
式：Ｈ２≧Ｈ１を満足するため、複数の絶縁層を前記基
体の一方主面上形成された制御電極層をも覆って形成す
ることにより、表面が比較的平坦な構造の複数の絶縁層
を得ることができる。
式：Ｈ２≧Ｈ１を満足するため、複数の絶縁層を前記基
体の一方主面上形成された制御電極層をも覆って形成す
ることにより、表面が比較的平坦な構造の複数の絶縁層
を得ることができる。
【００４５】また、請求項４記載の半導体装置において
は、さらに、複数の溝部はそれぞれ所定距離を隔てて形
成され、Ｗ：前記所定距離、Ｈ：前記複数の絶縁層それ
ぞれの前記基体の一方主面からの形成高さ、とした場
合、条件式：（Ｗ／Ｈ）≦８を満足するため、集積度を
比較的高いレベルで保つことができる。
は、さらに、複数の溝部はそれぞれ所定距離を隔てて形
成され、Ｗ：前記所定距離、Ｈ：前記複数の絶縁層それ
ぞれの前記基体の一方主面からの形成高さ、とした場
合、条件式：（Ｗ／Ｈ）≦８を満足するため、集積度を
比較的高いレベルで保つことができる。
【００４６】また、請求項５の半導体装置においては、
複数の絶縁層はそれぞれ、前記制御電極層上に形成され
る下地絶縁層と、前記下地絶縁層上に形成される主要絶
縁層とからなるため、主要絶縁層と制御電極層との干渉
を下地絶縁層により防ぐことができる。
複数の絶縁層はそれぞれ、前記制御電極層上に形成され
る下地絶縁層と、前記下地絶縁層上に形成される主要絶
縁層とからなるため、主要絶縁層と制御電極層との干渉
を下地絶縁層により防ぐことができる。
【００４７】加えて、請求項６記載の半導体装置におい
ては、主要絶縁層上に補助絶縁層を形成することによ
り、絶縁層の形成高さを所望の形成高さに比較的容易に
形成することができるため、上記条件式Ｈ２≧Ｈ１の達
成が容易になる。
ては、主要絶縁層上に補助絶縁層を形成することによ
り、絶縁層の形成高さを所望の形成高さに比較的容易に
形成することができるため、上記条件式Ｈ２≧Ｈ１の達
成が容易になる。
【００４８】この発明における請求項７記載の半導体装
置において、複数の溝部上にそれぞれ形成される複数の
絶縁層は傾斜面を有し、この傾斜面は、Ｘ：前記傾斜面
の前記基体の一方主面の面内方向の長さ、Ｙ：前記傾斜
面の前記基体の一方主面からの形成高さ、としたとき、
条件式：Ｙ／Ｘ≦５を満足するため、これら複数の絶縁
層の形成により生じる基体の一方主面からの段差が、上
積みされる層にさほど悪影響を与えない。
置において、複数の溝部上にそれぞれ形成される複数の
絶縁層は傾斜面を有し、この傾斜面は、Ｘ：前記傾斜面
の前記基体の一方主面の面内方向の長さ、Ｙ：前記傾斜
面の前記基体の一方主面からの形成高さ、としたとき、
条件式：Ｙ／Ｘ≦５を満足するため、これら複数の絶縁
層の形成により生じる基体の一方主面からの段差が、上
積みされる層にさほど悪影響を与えない。
【００４９】また、請求項８記載の半導体装置において
は、さらに、複数の制御電極はそれぞれ所定距離を隔て
て形成され、Ｗ：前記所定距離、Ｈ：前記複数の絶縁層
それぞれの前記基体の一方主面からの形成高さ、とした
場合、条件式：（Ｗ／Ｈ）≦８を満足するため、集積度
を比較的高いレベルで保つことができる。
は、さらに、複数の制御電極はそれぞれ所定距離を隔て
て形成され、Ｗ：前記所定距離、Ｈ：前記複数の絶縁層
それぞれの前記基体の一方主面からの形成高さ、とした
場合、条件式：（Ｗ／Ｈ）≦８を満足するため、集積度
を比較的高いレベルで保つことができる。
【００５０】この発明における請求項９記載の半導体装
置の製造方法は、(f) パターニングされた前記絶縁層に
対し、絶縁層が軟化する温度以上熱処理を施し、前記絶
縁層の前記開口部近傍領域になだらかな傾斜面を形成す
るステップを備えるため、傾斜面を存在により、絶縁層
の形成により生じる基体の一方主面からの段差が、上積
みされる層にさほど悪影響を与えない。
置の製造方法は、(f) パターニングされた前記絶縁層に
対し、絶縁層が軟化する温度以上熱処理を施し、前記絶
縁層の前記開口部近傍領域になだらかな傾斜面を形成す
るステップを備えるため、傾斜面を存在により、絶縁層
の形成により生じる基体の一方主面からの段差が、上積
みされる層にさほど悪影響を与えない。
【００５１】この発明の請求項１０記載の半導体装置の
製造方法は、(g) 前記絶縁層に対し軟化する温度以上で
熱処理を施し、その表面を平坦化するステップを備える
ため、絶縁層の表面形状を平坦化する分、絶縁層の形成
により生じる基体の一方主面からの段差が、上積みされ
る層にさほど悪影響を与えない。
製造方法は、(g) 前記絶縁層に対し軟化する温度以上で
熱処理を施し、その表面を平坦化するステップを備える
ため、絶縁層の表面形状を平坦化する分、絶縁層の形成
により生じる基体の一方主面からの段差が、上積みされ
る層にさほど悪影響を与えない。
【００５２】この発明における請求項１１記載の半導体
装置の製造方法は、上積み用絶縁層として、前記絶縁層
よりも前記レジストに対する密着性の優れたものを用い
ることにより、上積み用絶縁層上にレジストを密着性良
く形成することができる。
装置の製造方法は、上積み用絶縁層として、前記絶縁層
よりも前記レジストに対する密着性の優れたものを用い
ることにより、上積み用絶縁層上にレジストを密着性良
く形成することができる。
【００５３】また、請求項１２記載の半導体装置の製造
方法においては、絶縁層の前記傾斜面は、Ｘ：前記傾斜
面の前記基体の一方主面方向の長さ、Ｙ：前記傾斜面の
前記基体の一方主面からの形成高さ、としたとき、条件
式：Ｙ／Ｘ≦５を満足するため、この絶縁層の形成によ
り生じる基体の一方主面からの段差が、上積みされる層
にさほど悪影響を与えない。
方法においては、絶縁層の前記傾斜面は、Ｘ：前記傾斜
面の前記基体の一方主面方向の長さ、Ｙ：前記傾斜面の
前記基体の一方主面からの形成高さ、としたとき、条件
式：Ｙ／Ｘ≦５を満足するため、この絶縁層の形成によ
り生じる基体の一方主面からの段差が、上積みされる層
にさほど悪影響を与えない。
【００５４】さらに、請求項１３記載の半導体装置の製
造方法においては、制御電極層及び前記絶縁層は、Ｈ
１：前記基体の一方主面の前記一部上に形成される前記
制御電極層の前記基体の一方主面からの形成高さ、Ｈ
２：前記絶縁層の前記基体の一方主面からの形成高さ、
としたとき、条件式：Ｈ２≧Ｈ１を満足するため、絶縁
層を前記基体の一方主面上形成された制御電極層をも覆
って形成することにより、表面が比較的平坦な構造の絶
縁層を得ることができる。
造方法においては、制御電極層及び前記絶縁層は、Ｈ
１：前記基体の一方主面の前記一部上に形成される前記
制御電極層の前記基体の一方主面からの形成高さ、Ｈ
２：前記絶縁層の前記基体の一方主面からの形成高さ、
としたとき、条件式：Ｈ２≧Ｈ１を満足するため、絶縁
層を前記基体の一方主面上形成された制御電極層をも覆
って形成することにより、表面が比較的平坦な構造の絶
縁層を得ることができる。
【００５５】また、請求項１４記載の半導体装置の製造
方法においては、絶縁層は傾斜面を有し、この傾斜面
は、上記した条件式：Ｙ／Ｘ≦５を満足するため、これ
ら複数の絶縁層の形成により生じる基体の一方主面から
の段差が、上積みされる層にさほど悪影響を与えない。
方法においては、絶縁層は傾斜面を有し、この傾斜面
は、上記した条件式：Ｙ／Ｘ≦５を満足するため、これ
ら複数の絶縁層の形成により生じる基体の一方主面から
の段差が、上積みされる層にさほど悪影響を与えない。
【００５６】さらに、絶縁層は、上記した条件式：Ｈ２
≧Ｈ１を満足するため、絶縁層を前記基体の一方主面上
形成された制御電極層をも覆って形成することにより、
表面が比較的平坦な構造の絶縁層を得ることができる。
≧Ｈ１を満足するため、絶縁層を前記基体の一方主面上
形成された制御電極層をも覆って形成することにより、
表面が比較的平坦な構造の絶縁層を得ることができる。
【００５７】また、請求項１５記載の半導体装置の製造
方法においては、複数の溝部は所定距離を隔てて形成さ
れ、Ｗ：前記所定距離、Ｈ：前記複数の絶縁層それぞれ
の前記基体の一方主面からの形成高さ、とした場合、条
件式：（Ｗ／Ｈ）≦８を満足するため、集積度を比較的
高いレベルで保つことができる。
方法においては、複数の溝部は所定距離を隔てて形成さ
れ、Ｗ：前記所定距離、Ｈ：前記複数の絶縁層それぞれ
の前記基体の一方主面からの形成高さ、とした場合、条
件式：（Ｗ／Ｈ）≦８を満足するため、集積度を比較的
高いレベルで保つことができる。
【００５８】さらに、請求項１６記載の半導体装置の製
造方法は、絶縁層は下地絶縁層及び主要絶縁層からな
り、前記ステップ(d) は、(d-1) 前記複数の制御電極層
上に前記下地絶縁層を形成するステップと、(d- 2) 前
記下地絶縁層上を含む前記基体の一方主面上に前記主要
絶縁層を形成するステップとを備えるため、ステップ
(e) 及び(i) それぞれの熱処理時に、主要絶縁層からの
悪影響が制御電極層に伝達されるのを下地絶縁層により
防ぐことができる。
造方法は、絶縁層は下地絶縁層及び主要絶縁層からな
り、前記ステップ(d) は、(d-1) 前記複数の制御電極層
上に前記下地絶縁層を形成するステップと、(d- 2) 前
記下地絶縁層上を含む前記基体の一方主面上に前記主要
絶縁層を形成するステップとを備えるため、ステップ
(e) 及び(i) それぞれの熱処理時に、主要絶縁層からの
悪影響が制御電極層に伝達されるのを下地絶縁層により
防ぐことができる。
【００５９】また、請求項１７記載の半導体装置の製造
方法は、ステップ(i) のエッチング処理に、パターニン
グされた前記レジストをマスクとして、少なくとも前記
上積み絶縁層に対し等方性エッチング処理を施すステッ
プを備えるため、上積み用絶縁層及び前記絶縁層の上部
にテーパーを形成することができる分、上積み用絶縁層
及び絶縁層の形成により生じる基体の一方主面からの段
差が、上積みされる層にさほど悪影響を与えない。
方法は、ステップ(i) のエッチング処理に、パターニン
グされた前記レジストをマスクとして、少なくとも前記
上積み絶縁層に対し等方性エッチング処理を施すステッ
プを備えるため、上積み用絶縁層及び前記絶縁層の上部
にテーパーを形成することができる分、上積み用絶縁層
及び絶縁層の形成により生じる基体の一方主面からの段
差が、上積みされる層にさほど悪影響を与えない。
【００６０】さらに、請求項１８記載の半導体装置の製
造方法は、ステップ(c) は、(c- 1)前記複数の溝部それ
ぞれの内壁を完全に覆うとともに、前記基体の一方主面
の一部上に延びて絶縁膜を形成するステップと、(c- 2)
前記複数の溝部それぞれの内部を前記絶縁膜を介して
充填するとともに、前記絶縁膜を介して前記基体の一方
主面の前記一部上に延びて前記複数の制御電極層を形成
するステップとを備えることにより、制御電極層を絶縁
型制御電極として用いることができる。
造方法は、ステップ(c) は、(c- 1)前記複数の溝部それ
ぞれの内壁を完全に覆うとともに、前記基体の一方主面
の一部上に延びて絶縁膜を形成するステップと、(c- 2)
前記複数の溝部それぞれの内部を前記絶縁膜を介して
充填するとともに、前記絶縁膜を介して前記基体の一方
主面の前記一部上に延びて前記複数の制御電極層を形成
するステップとを備えることにより、制御電極層を絶縁
型制御電極として用いることができる。
【００６１】この発明における請求項１９記載の半導体
装置の製造方法は、パターニングされた前記絶縁層に対
し、絶縁層が軟化する温度以上熱処理を施し、前記絶縁
層の前記開口部近傍領域になだらかな傾斜面を形成する
ステップを備えるため、傾斜面を存在により、絶縁層の
形成により生じる基体の一方主面からの段差が、上積み
される層にさほど悪影響を与えない。
装置の製造方法は、パターニングされた前記絶縁層に対
し、絶縁層が軟化する温度以上熱処理を施し、前記絶縁
層の前記開口部近傍領域になだらかな傾斜面を形成する
ステップを備えるため、傾斜面を存在により、絶縁層の
形成により生じる基体の一方主面からの段差が、上積み
される層にさほど悪影響を与えない。
【００６２】また、請求項２０記載の半導体装置の製造
方法においては、絶縁層の前記傾斜面は、Ｘ：前記傾斜
面の前記基体の一方主面方向の長さ、Ｙ：前記傾斜面の
前記基体の一方主面からの形成高さ、としたとき、条件
式：Ｙ／Ｘ≦５を満足するため、この絶縁層の形成によ
り生じる基体の一方主面からの段差が、上積みされる層
にさほど悪影響を与えない。
方法においては、絶縁層の前記傾斜面は、Ｘ：前記傾斜
面の前記基体の一方主面方向の長さ、Ｙ：前記傾斜面の
前記基体の一方主面からの形成高さ、としたとき、条件
式：Ｙ／Ｘ≦５を満足するため、この絶縁層の形成によ
り生じる基体の一方主面からの段差が、上積みされる層
にさほど悪影響を与えない。
【００６３】また、請求項２１記載の半導体装置の製造
方法においては、複数の制御電極は所定距離を隔てて形
成され、Ｗ：前記所定距離、Ｈ：前記複数の絶縁層それ
ぞれの前記基体の一方主面からの形成高さ、とした場
合、条件式：（Ｗ／Ｈ）≦８を満足するため、集積度を
比較的高いレベルで保つことができる。
方法においては、複数の制御電極は所定距離を隔てて形
成され、Ｗ：前記所定距離、Ｈ：前記複数の絶縁層それ
ぞれの前記基体の一方主面からの形成高さ、とした場
合、条件式：（Ｗ／Ｈ）≦８を満足するため、集積度を
比較的高いレベルで保つことができる。
【００６４】さらに、請求項２２記載の半導体装置の製
造方法においては、複数の制御電極は所定間隔を隔てて
形成され、絶縁層及び複数の制御電極は条件式：Ｙ／Ｘ
≦５及び上記条件式：（Ｗ／Ｈ）≦８を満足するため、
集積度を比較的高いレベルで保ちながら、絶縁層の形成
により生じる基体の一方主面からの段差が、上積みされ
る層にさほど悪影響を与えない。
造方法においては、複数の制御電極は所定間隔を隔てて
形成され、絶縁層及び複数の制御電極は条件式：Ｙ／Ｘ
≦５及び上記条件式：（Ｗ／Ｈ）≦８を満足するため、
集積度を比較的高いレベルで保ちながら、絶縁層の形成
により生じる基体の一方主面からの段差が、上積みされ
る層にさほど悪影響を与えない。
【００６５】
＜＜第１の実施例＞＞ ＜構造＞図１は、この発明の第１の実施例であるトレン
チゲート型ＩＧＢＴの構造を示す断面図である。同図に
示すように、一方主面及び他方主面を有するｐ+ 半導体
基板１の一方主面上にｎ- 半導体層２が形成され、ｎ-
半導体層上にｐ半導体層３が形成され、ｐ半導体層３上
にｎ+ 半導体層４が形成される。そして、ｎ+ 半導体層
４の表面からｎ+ 半導体層４及びｐ半導体層３を貫通し
てｎ- 半導体層２の表面の一部にかけて複数の溝１３
（図２８では２つ）が形成される。溝１３の断面形状は
Ｙ字型で底が丸まっている。
チゲート型ＩＧＢＴの構造を示す断面図である。同図に
示すように、一方主面及び他方主面を有するｐ+ 半導体
基板１の一方主面上にｎ- 半導体層２が形成され、ｎ-
半導体層上にｐ半導体層３が形成され、ｐ半導体層３上
にｎ+ 半導体層４が形成される。そして、ｎ+ 半導体層
４の表面からｎ+ 半導体層４及びｐ半導体層３を貫通し
てｎ- 半導体層２の表面の一部にかけて複数の溝１３
（図２８では２つ）が形成される。溝１３の断面形状は
Ｙ字型で底が丸まっている。
【００６６】各溝１３の内壁上にリコン酸化膜１４がそ
れぞれ形成され、各溝１３の内部の大部分の領域にシリ
コン酸化膜１４を介して低抵抗導電性充填物であるドー
プドポリシリコン５が充填される。ドープドポリシリコ
ン５としては例えばリンドープのｎ型ドープドポリシリ
コンが挙げられる。このドープドポリシリコン５がシリ
コン酸化膜１４を介した絶縁ゲート型制御電極として機
能し、ｐ半導体層３における溝１３の両外壁面近傍領域
がチャネル領域となる。
れぞれ形成され、各溝１３の内部の大部分の領域にシリ
コン酸化膜１４を介して低抵抗導電性充填物であるドー
プドポリシリコン５が充填される。ドープドポリシリコ
ン５としては例えばリンドープのｎ型ドープドポリシリ
コンが挙げられる。このドープドポリシリコン５がシリ
コン酸化膜１４を介した絶縁ゲート型制御電極として機
能し、ｐ半導体層３における溝１３の両外壁面近傍領域
がチャネル領域となる。
【００６７】そして、ドープドポリシリコン５上に薄く
ＣＶＤ酸化膜１２が形成され、このＣＶＤ酸化膜１２を
含む各溝１３を覆うように複数のＢＰＳＧ（Borophosph
osilicate glass ）膜１０がそれぞれ形成される。そし
て、ＢＰＳＧ膜１０の頂部にシリコン酸化膜７がさらに
形成され、ＢＰＳＧ膜１０及びシリコン酸化膜７によ
り、溝１３の開孔部をキャップする複数のキャップ部３
０を形成している。
ＣＶＤ酸化膜１２が形成され、このＣＶＤ酸化膜１２を
含む各溝１３を覆うように複数のＢＰＳＧ（Borophosph
osilicate glass ）膜１０がそれぞれ形成される。そし
て、ＢＰＳＧ膜１０の頂部にシリコン酸化膜７がさらに
形成され、ＢＰＳＧ膜１０及びシリコン酸化膜７によ
り、溝１３の開孔部をキャップする複数のキャップ部３
０を形成している。
【００６８】複数のキャップ部３０を含むｎ+ 半導体層
４の表面に高融点金属膜８が形成され、この高融点金属
膜８上にエミッタ電極となる電極配線層６が形成され
る。
４の表面に高融点金属膜８が形成され、この高融点金属
膜８上にエミッタ電極となる電極配線層６が形成され
る。
【００６９】＜トレンチゲート構造＞図１２は、図１で
示したトレンチゲート型ＩＧＢＴの平面形状を示す平面
図である。同図に示すように、幅Ｗｃ間隔で溝１３が隣
接形成される。
示したトレンチゲート型ＩＧＢＴの平面形状を示す平面
図である。同図に示すように、幅Ｗｃ間隔で溝１３が隣
接形成される。
【００７０】なお、図１２〜１７では、ｐ+ 半導体基板
１、ｎ- 半導体層２、ｐ半導体層３及びｎ+ 半導体層４
を一括して半導体からなる１つの基体５０として示す。
さらに、シリコン酸化膜７の図示を省略している。
１、ｎ- 半導体層２、ｐ半導体層３及びｎ+ 半導体層４
を一括して半導体からなる１つの基体５０として示す。
さらに、シリコン酸化膜７の図示を省略している。
【００７１】図１３は、図１２のＡ−Ａ断面を示す断面
図である。同図に示すように、基体５０の表面から裏面
にかけて形成される溝１３が形成され、この溝１３の内
壁面から基体５０の表面にかけて、シリコン酸化膜１４
が形成され、このシリコン酸化膜１４を介してドープド
ポリシリコン５が溝１３内に充填されるとともに、基体
５０の表面の一部上に延びて形成される。そして、ドー
プドポリシリコン５上にＣＶＤ酸化膜１２が形成され、
ＣＶＤ酸化膜１２上にＢＰＳＧ膜１０が形成される。Ｂ
ＰＳＧ膜１０が基体５０の表面から高さｔｃａｐで形成
され、ドープドポリシリコン５が基体５０の表面から高
さｔｇａｔｅで形成される。
図である。同図に示すように、基体５０の表面から裏面
にかけて形成される溝１３が形成され、この溝１３の内
壁面から基体５０の表面にかけて、シリコン酸化膜１４
が形成され、このシリコン酸化膜１４を介してドープド
ポリシリコン５が溝１３内に充填されるとともに、基体
５０の表面の一部上に延びて形成される。そして、ドー
プドポリシリコン５上にＣＶＤ酸化膜１２が形成され、
ＣＶＤ酸化膜１２上にＢＰＳＧ膜１０が形成される。Ｂ
ＰＳＧ膜１０が基体５０の表面から高さｔｃａｐで形成
され、ドープドポリシリコン５が基体５０の表面から高
さｔｇａｔｅで形成される。
【００７２】図１４は図１２のＢ−Ｂ断面を示す断面図
である。この断面が図１の断面図に相当し、溝１３上に
ＢＰＳＧ膜１０が基体５０の表面から高さｔｃａｐで形
成されていることがかる。
である。この断面が図１の断面図に相当し、溝１３上に
ＢＰＳＧ膜１０が基体５０の表面から高さｔｃａｐで形
成されていることがかる。
【００７３】図１５は図１２のＣ−Ｃ断面を示す断面図
である。同図に示すように、ドープドポリシリコン５が
シリコン酸化膜１４を介して溝１３内に充填されるとと
もに、基体５０の表面上にも延びて形成され、基体５０
の表面からの形成高さｔｇａｔｅの厚みを有している。
一方、このドープドポリシリコン５上にＣＶＤ酸化膜１
２及びＢＰＳＧ膜１０が形成され、ＢＰＳＧ膜１０の図
１６は図１２のＤ−Ｄ断面を示す断面図である。同図に
示すように、基体５０の表面上にシリコン酸化膜１４を
介して、ドープドポリシリコン５が形成され、ドープド
ポリシリコン５上にＣＶＤ酸化膜１２及びＢＰＳＧ膜１
０が形成される。ドープドポリシリコン５の基体５０の
表面からの高さｔｇａｔｅを有している。
である。同図に示すように、ドープドポリシリコン５が
シリコン酸化膜１４を介して溝１３内に充填されるとと
もに、基体５０の表面上にも延びて形成され、基体５０
の表面からの形成高さｔｇａｔｅの厚みを有している。
一方、このドープドポリシリコン５上にＣＶＤ酸化膜１
２及びＢＰＳＧ膜１０が形成され、ＢＰＳＧ膜１０の図
１６は図１２のＤ−Ｄ断面を示す断面図である。同図に
示すように、基体５０の表面上にシリコン酸化膜１４を
介して、ドープドポリシリコン５が形成され、ドープド
ポリシリコン５上にＣＶＤ酸化膜１２及びＢＰＳＧ膜１
０が形成される。ドープドポリシリコン５の基体５０の
表面からの高さｔｇａｔｅを有している。
【００７４】図１７は図１２のＥ−Ｅ断面を示す断面図
である。同図に示すように、基体５０の表面にシリコン
酸化膜１４が形成され、シリコン酸化膜１４を介して基
体５０の表面の一部上に、基体５０の表面からの高さｔ
ｇａｔｅドープドポリシリコン５が形成され、ドープド
ポリシリコン５を覆ってＣＶＤ酸化膜１２が形成され、
ＣＶＤ酸化膜１２を介してドープドポリシリコン５を覆
ってＢＰＳＧ膜１０が形成される。
である。同図に示すように、基体５０の表面にシリコン
酸化膜１４が形成され、シリコン酸化膜１４を介して基
体５０の表面の一部上に、基体５０の表面からの高さｔ
ｇａｔｅドープドポリシリコン５が形成され、ドープド
ポリシリコン５を覆ってＣＶＤ酸化膜１２が形成され、
ＣＶＤ酸化膜１２を介してドープドポリシリコン５を覆
ってＢＰＳＧ膜１０が形成される。
【００７５】このように、ドープドポリシリコン５は、
外部とのコンタクトを図るべく、基体５０の表面の一部
上に延びて、基体５０の表面からの高さｔｇａｔｅで形
成される。一方、ＢＰＳＧ膜１０（キャップ部３０）は
溝１３上に基体５０の表面から高さｔｃａｐで形成され
る。
外部とのコンタクトを図るべく、基体５０の表面の一部
上に延びて、基体５０の表面からの高さｔｇａｔｅで形
成される。一方、ＢＰＳＧ膜１０（キャップ部３０）は
溝１３上に基体５０の表面から高さｔｃａｐで形成され
る。
【００７６】このとき、例えば、図１３に示すように、 条件式：ｔｃａｐ≧ｔｇａｔｅ を満足している。
【００７７】＜製造方法＞図２〜図１０はキャップ部３
０の形成方法を示す断面図である。以下、これらの図を
参照して、各溝１３の上部にあるキャップ部３０の形成
方法についてて説明する。
０の形成方法を示す断面図である。以下、これらの図を
参照して、各溝１３の上部にあるキャップ部３０の形成
方法についてて説明する。
【００７８】まず、既存の製造技術を用いて図２示す構
造を得る。すなわち、ｐ+ 半導体基板１の一方主面上に
ｎ- 半導体層２を形成し、ｎ- 半導体層２上にｐ半導体
層３を形成し、ｐ半導体層３上にｎ+ 半導体層４を形成
して基体５０を得、ｎ+ 半導体層４の表面からｎ+ 半導
体層４及びｐ半導体層３を貫通してｎ- 半導体層２の表
面に達する複数の溝１３をＹ字型で底の丸い溝を反応性
イオンエッチング（以下、ＲＩＥ）技術により形成し、
各溝１３の内壁部を含む基体５０の表面に熱酸化法によ
りシリコン酸化膜１４を形成する。
造を得る。すなわち、ｐ+ 半導体基板１の一方主面上に
ｎ- 半導体層２を形成し、ｎ- 半導体層２上にｐ半導体
層３を形成し、ｐ半導体層３上にｎ+ 半導体層４を形成
して基体５０を得、ｎ+ 半導体層４の表面からｎ+ 半導
体層４及びｐ半導体層３を貫通してｎ- 半導体層２の表
面に達する複数の溝１３をＹ字型で底の丸い溝を反応性
イオンエッチング（以下、ＲＩＥ）技術により形成し、
各溝１３の内壁部を含む基体５０の表面に熱酸化法によ
りシリコン酸化膜１４を形成する。
【００７９】そして、ドープドポリシリコン５を各溝１
３内に充填するとともに、図１３及び図１５に示すよう
に、シリコン酸化膜１４を介して基体５０の表面の一部
上にも延ばして形成する。そして、溝１３内に充填され
たドープドポリシリコン５を溝１３の深さ方向にある程
度エッチングをした後、ＣＶＤ法等を用いてドープドポ
リシリコン５の表面を酸化させて、図２に示すように、
シリコン酸化膜１２を形成する。
３内に充填するとともに、図１３及び図１５に示すよう
に、シリコン酸化膜１４を介して基体５０の表面の一部
上にも延ばして形成する。そして、溝１３内に充填され
たドープドポリシリコン５を溝１３の深さ方向にある程
度エッチングをした後、ＣＶＤ法等を用いてドープドポ
リシリコン５の表面を酸化させて、図２に示すように、
シリコン酸化膜１２を形成する。
【００８０】次に、図３に示すように、層間絶縁膜であ
るＢＰＳＧ膜１０をＣＶＤ（Chemiccul Vapour Deposit
ion ）法により、１〜２μｍの厚みで厚く堆積する。
るＢＰＳＧ膜１０をＣＶＤ（Chemiccul Vapour Deposit
ion ）法により、１〜２μｍの厚みで厚く堆積する。
【００８１】そして、このＢＰＳＧ膜１０に対し、酸素
もしくは水蒸気（酸素，水素混合燃焼）を含む酸化雰囲
気中で８００〜１０００℃の熱処理を数分〜数時間加え
る。この時、ＢＰＳＧ膜１０は軟化点が８００℃近傍に
あるために、上記熱処理により軟化し、いわゆるリフロ
ー（reflow）現象を起こし、図３に溝上部のくぼみ２４
へＢＰＳＧ膜１０の他の部分が流れ込むのため、図４に
示すようにＢＰＳＧ膜１０の表面を平坦化できる。この
際、ＢＰＳＧ膜１０中からのリンあるいはボロンが溝内
部のドープドポリシリコン５中に拡散する悪影響をシリ
コン酸化膜１２により確実に防ぐことができる。
もしくは水蒸気（酸素，水素混合燃焼）を含む酸化雰囲
気中で８００〜１０００℃の熱処理を数分〜数時間加え
る。この時、ＢＰＳＧ膜１０は軟化点が８００℃近傍に
あるために、上記熱処理により軟化し、いわゆるリフロ
ー（reflow）現象を起こし、図３に溝上部のくぼみ２４
へＢＰＳＧ膜１０の他の部分が流れ込むのため、図４に
示すようにＢＰＳＧ膜１０の表面を平坦化できる。この
際、ＢＰＳＧ膜１０中からのリンあるいはボロンが溝内
部のドープドポリシリコン５中に拡散する悪影響をシリ
コン酸化膜１２により確実に防ぐことができる。
【００８２】さらに、図５に示すように、平坦化の完了
したＢＰＳＧ膜１０を後述の異方性エッチングにより基
板１を露出させてコンタクトホール形成を容易となるよ
うな膜厚にまでエッチダウンさせる。エッチダウンさせ
る際、例えばＨＦを含む水溶液を用いてＢＰＳＧ膜１０
の膜厚ｄを３０００〜８０００オンク゛ストロ-ム 程度にする。
したＢＰＳＧ膜１０を後述の異方性エッチングにより基
板１を露出させてコンタクトホール形成を容易となるよ
うな膜厚にまでエッチダウンさせる。エッチダウンさせ
る際、例えばＨＦを含む水溶液を用いてＢＰＳＧ膜１０
の膜厚ｄを３０００〜８０００オンク゛ストロ-ム 程度にする。
【００８３】続いて、図６に示すように、ポジ型のフォ
トレジストとの密着性がＢＰＳＧ膜１０より優れたシリ
コン酸化膜７をＢＰＳＧ膜１０上に堆積し、シリコン酸
化膜７上にポジ型のフォトレジストであるレジスト１１
を形成する。シリコン酸化膜７はレジスト１１に対する
密着性が優れているため、後述するレジスト１１のパタ
ーング処理及びパターニングされたレジスト１１をマス
クとしたエッチング処理を精度よく行うことができる。
トレジストとの密着性がＢＰＳＧ膜１０より優れたシリ
コン酸化膜７をＢＰＳＧ膜１０上に堆積し、シリコン酸
化膜７上にポジ型のフォトレジストであるレジスト１１
を形成する。シリコン酸化膜７はレジスト１１に対する
密着性が優れているため、後述するレジスト１１のパタ
ーング処理及びパターニングされたレジスト１１をマス
クとしたエッチング処理を精度よく行うことができる。
【００８４】そして、図７に示すように、写真製版技術
を用いてジスト１１をパターングする。次に、図８に示
すように、パターニングされたレジスト１１をマスクと
して、ＨＦを含む水溶液等を用いてサイドエッチングを
生じるエッチング処理をシリコン酸化膜７及びＢＰＳＧ
膜１０に対し行い、シリコン酸化膜７及びＢＰＳＧ膜１
０中にアンダーカットを生じさせることにより、テーパ
ー部ＴＰを形成する。
を用いてジスト１１をパターングする。次に、図８に示
すように、パターニングされたレジスト１１をマスクと
して、ＨＦを含む水溶液等を用いてサイドエッチングを
生じるエッチング処理をシリコン酸化膜７及びＢＰＳＧ
膜１０に対し行い、シリコン酸化膜７及びＢＰＳＧ膜１
０中にアンダーカットを生じさせることにより、テーパ
ー部ＴＰを形成する。
【００８５】その後、レジスト１１のマスク寸法通りの
異方性エッチングを行って、図９に示すように、コンタ
クトホール２５および溝１３のキャップ部となるシリコ
ン酸化膜７及びＢＰＳＧ膜１０を形成する。ここで、キ
ャップ部３０の上部に位置するシリコン酸化膜７及びＢ
ＰＳＧ膜１０にテーパー部ＴＰが形成されているため、
図９で示す形状のＢＰＳＧ膜１０及びシリコン酸化膜７
からなるキャップ部上にＡｌ合金からなる電極配線層６
を形成した場合でも、従来に比べ電極配線層６の被覆性
が改善できる。
異方性エッチングを行って、図９に示すように、コンタ
クトホール２５および溝１３のキャップ部となるシリコ
ン酸化膜７及びＢＰＳＧ膜１０を形成する。ここで、キ
ャップ部３０の上部に位置するシリコン酸化膜７及びＢ
ＰＳＧ膜１０にテーパー部ＴＰが形成されているため、
図９で示す形状のＢＰＳＧ膜１０及びシリコン酸化膜７
からなるキャップ部上にＡｌ合金からなる電極配線層６
を形成した場合でも、従来に比べ電極配線層６の被覆性
が改善できる。
【００８６】次に、シリコン酸化膜７及びＢＰＳＧ膜１
０に対し、酸素もしくは水蒸気（酸素，水素混合燃焼）
を含む酸化雰囲気中で８００〜１０００℃の熱処理を数
分〜数時間加える。この時、ＢＰＳＧ膜１０は軟化点が
８００℃近傍にあるために、上記熱処理により軟化し、
リフロー現象を起こし、ＢＰＳＧ膜１０の断面形状が丸
くなり、図１０に示すように、コンタクトホール、つま
り、基体５０の表面との高段差がなだらかな状態にな
る。このようにして各溝１３上にＢＰＳＧ膜１０及びシ
リコン酸化膜７からなるキャップ部３０が完成する。
０に対し、酸素もしくは水蒸気（酸素，水素混合燃焼）
を含む酸化雰囲気中で８００〜１０００℃の熱処理を数
分〜数時間加える。この時、ＢＰＳＧ膜１０は軟化点が
８００℃近傍にあるために、上記熱処理により軟化し、
リフロー現象を起こし、ＢＰＳＧ膜１０の断面形状が丸
くなり、図１０に示すように、コンタクトホール、つま
り、基体５０の表面との高段差がなだらかな状態にな
る。このようにして各溝１３上にＢＰＳＧ膜１０及びシ
リコン酸化膜７からなるキャップ部３０が完成する。
【００８７】以後、基体５０の表面上に、シリサイド層
（図示せず）を形成後、高融点金属膜８をスパッタ法で
堆積させ、さらにＡｌＳｉ等からなる電極配線層６をス
パッタ法で形成すれば、キャップ部３０の断面形状にな
めらかな傾斜面２６が形成されているため、基体５０と
の間に段差を形成するキャップ部３０を覆ってエミッタ
電極となる電極配線層６を形成しても、従来生じていた
電極配線層６中の鬆や空洞９の発生を確実に防止し、電
極配線層６の被覆性が大幅に改善できる。
（図示せず）を形成後、高融点金属膜８をスパッタ法で
堆積させ、さらにＡｌＳｉ等からなる電極配線層６をス
パッタ法で形成すれば、キャップ部３０の断面形状にな
めらかな傾斜面２６が形成されているため、基体５０と
の間に段差を形成するキャップ部３０を覆ってエミッタ
電極となる電極配線層６を形成しても、従来生じていた
電極配線層６中の鬆や空洞９の発生を確実に防止し、電
極配線層６の被覆性が大幅に改善できる。
【００８８】以下、この点について詳述する。電極配線
層６の被覆性を良くするために、上記熱処理によりキャ
ップ部３０になめらかな傾斜面２６を設けている。ここ
で、図１０に示すように、 Ｘ：傾斜面２６の基体５０の表面の面内方向の長さ Ｙ：傾斜面２６の基体５０の表面らの形成高さ としたときの電極配線層６の被覆性を現すパラメーター
比Ｄｍｉｎ（キャップ部３０が形成ない基体５０上にお
ける電極配線層６の厚み）／Ｄｍａｘ（キャップ部３０
上における電極配線層６の厚み）との関係を図１１に示
す。このパラメータＤｍｉｎ／Ｄｍａｘが１に近づくほ
ど電極配線層６の被覆性は良好といえる。
層６の被覆性を良くするために、上記熱処理によりキャ
ップ部３０になめらかな傾斜面２６を設けている。ここ
で、図１０に示すように、 Ｘ：傾斜面２６の基体５０の表面の面内方向の長さ Ｙ：傾斜面２６の基体５０の表面らの形成高さ としたときの電極配線層６の被覆性を現すパラメーター
比Ｄｍｉｎ（キャップ部３０が形成ない基体５０上にお
ける電極配線層６の厚み）／Ｄｍａｘ（キャップ部３０
上における電極配線層６の厚み）との関係を図１１に示
す。このパラメータＤｍｉｎ／Ｄｍａｘが１に近づくほ
ど電極配線層６の被覆性は良好といえる。
【００８９】図１１から明かなように、Ｙ／Ｘ≦５を満
足すれば、パラメータＤｍｉｎ／Ｄｍａｘは０．５以上
を保つことがき、比較的良好な電極配線層６の被覆性を
保つことができる。さらに、Ｙ／Ｘ≦２を満足すれば、
パラメータＤｍｉｎ／Ｄｍａｘは０．８以上を保つこと
がき、かなり良好な電極配線層６の被覆性を保つことが
できる。
足すれば、パラメータＤｍｉｎ／Ｄｍａｘは０．５以上
を保つことがき、比較的良好な電極配線層６の被覆性を
保つことができる。さらに、Ｙ／Ｘ≦２を満足すれば、
パラメータＤｍｉｎ／Ｄｍａｘは０．８以上を保つこと
がき、かなり良好な電極配線層６の被覆性を保つことが
できる。
【００９０】すなわち、キャップ部３０の傾斜面２６の
形状をＹ／Ｘ≦５を満足するように形成れば、比較的良
好な電極配線層６の被覆性を保つことができる。さら
に、Ｙ／Ｘ≦２を満足するように形成すれば、かなり良
好な電極配線層６の被覆性を保つことができる（第１の
特徴）。
形状をＹ／Ｘ≦５を満足するように形成れば、比較的良
好な電極配線層６の被覆性を保つことができる。さら
に、Ｙ／Ｘ≦２を満足するように形成すれば、かなり良
好な電極配線層６の被覆性を保つことができる（第１の
特徴）。
【００９１】その結果、第１の特徴により、基体５０上
に段差を形成する下地パターンであるキャップ部３０上
に電極配線層６を被覆性よく形成することができるた
め、エミッタ電極となる電極電極配線層６が下地パター
ンの影響を受けずに何等欠陥なくＩＧＢＴを得ることが
できる。
に段差を形成する下地パターンであるキャップ部３０上
に電極配線層６を被覆性よく形成することができるた
め、エミッタ電極となる電極電極配線層６が下地パター
ンの影響を受けずに何等欠陥なくＩＧＢＴを得ることが
できる。
【００９２】また、キャップ部３０のｎ半導体層２１の
表面からの高さをｈ，溝１３の形成間隔をＷｃとする
と、 条件式：（Ｗｃ／Ｈ）≦８ を満足するように形成すれば、集積度を比較的高いレベ
ルで維持しながら、良好な電極配線層の被覆性を保つこ
とができる（第２の特徴）。
表面からの高さをｈ，溝１３の形成間隔をＷｃとする
と、 条件式：（Ｗｃ／Ｈ）≦８ を満足するように形成すれば、集積度を比較的高いレベ
ルで維持しながら、良好な電極配線層の被覆性を保つこ
とができる（第２の特徴）。
【００９３】さらに、基体５０の表面からのドープドポ
リシリコン５高さｔｇａｔｅと、キャップ部３０の表面
から高さｔｃａｐとの間で 条件式：ｔｃａｐ≧ｔｇａｔｅ を満足することにより、基体５０の表面上でのドープド
ポリシリコン５の形成の有無に関係なく、図１３に示す
ように、その表面が平坦なＢＰＳＧ膜１０（キャップ部
３０）を基体５０上に形成することができるため、キャ
ップ部３０上に形成する電極配線層６は良好な被覆性を
保つことができる（第３の特徴）。
リシリコン５高さｔｇａｔｅと、キャップ部３０の表面
から高さｔｃａｐとの間で 条件式：ｔｃａｐ≧ｔｇａｔｅ を満足することにより、基体５０の表面上でのドープド
ポリシリコン５の形成の有無に関係なく、図１３に示す
ように、その表面が平坦なＢＰＳＧ膜１０（キャップ部
３０）を基体５０上に形成することができるため、キャ
ップ部３０上に形成する電極配線層６は良好な被覆性を
保つことができる（第３の特徴）。
【００９４】その結果、第３の特徴により、キャップ部
３０上に電極配線層６を被覆性よく形成することができ
るため、エミッタ電極となる電極配線層６が下地パター
ンの影響を受けずに何等欠陥なく形成されるＩＧＢＴを
得ることができる。
３０上に電極配線層６を被覆性よく形成することができ
るため、エミッタ電極となる電極配線層６が下地パター
ンの影響を受けずに何等欠陥なく形成されるＩＧＢＴを
得ることができる。
【００９５】＜＜第２の実施例＞＞図１８は、この発明
の第２の実施例である表面ゲート型ＭＯＳゲート構造の
ＩＧＢＴの構成を示す断面図である。図１９はその表面
ゲート構造を示す断面図である。これらの図に示すよう
に、一方主面と他方主面を有するＰ+ 基板４１上の一方
主面上にｎ半導体層２１が形成され、ｎ半導体層２１の
表面に複数のｐ拡散領域２２が選択的に形成され、複数
のｐ拡散領域２２上にｎ+ 拡散領域２３が選択的に形成
される。
の第２の実施例である表面ゲート型ＭＯＳゲート構造の
ＩＧＢＴの構成を示す断面図である。図１９はその表面
ゲート構造を示す断面図である。これらの図に示すよう
に、一方主面と他方主面を有するＰ+ 基板４１上の一方
主面上にｎ半導体層２１が形成され、ｎ半導体層２１の
表面に複数のｐ拡散領域２２が選択的に形成され、複数
のｐ拡散領域２２上にｎ+ 拡散領域２３が選択的に形成
される。
【００９６】そして、ｎ+ 拡散領域２３の表面の一部上
から、ｐ拡散領域２２の表面、ｎ半導体層２１の表面、
他のｐ拡散領域２２の表面及び他のｎ+ 拡散領域２３の
表面の一部上に複数のゲート酸化膜１６が形成され、複
数のゲート酸化膜１６上にゲート電極１７が形成され、
各ゲート電極１７を覆って複数の絶縁層１８が形成され
る。
から、ｐ拡散領域２２の表面、ｎ半導体層２１の表面、
他のｐ拡散領域２２の表面及び他のｎ+ 拡散領域２３の
表面の一部上に複数のゲート酸化膜１６が形成され、複
数のゲート酸化膜１６上にゲート電極１７が形成され、
各ゲート電極１７を覆って複数の絶縁層１８が形成され
る。
【００９７】また、絶縁層１８、ｐ拡散領域２２及びｎ
+ 拡散領域２３上にエミッタ電極４２が形成され、Ｐ+
基板の他方主面上にコレクタ電極４３が形成される。
+ 拡散領域２３上にエミッタ電極４２が形成され、Ｐ+
基板の他方主面上にコレクタ電極４３が形成される。
【００９８】図２０は、第２の実施例のＩＧＢＴの平面
構造の第１例を示す平面図である。同図に示すように、
帯状の絶縁層１８が距離Ｄ３間隔毎に形成される。な
お、図２０のＤ１〜Ｄ３はそれぞれ図１９のＤ１〜Ｄ３
に対応する。
構造の第１例を示す平面図である。同図に示すように、
帯状の絶縁層１８が距離Ｄ３間隔毎に形成される。な
お、図２０のＤ１〜Ｄ３はそれぞれ図１９のＤ１〜Ｄ３
に対応する。
【００９９】図２１は、第２の実施例のＩＧＢＴの平面
構造の第２例を示す平面図である。同図に示すように、
矩形上の絶縁層１８が図２１の横方向に距離Ｄ３１間
隔、図２１の縦方向に距離Ｄ３２間隔おきに形成され
る。なお、図２１のＤ１１、Ｄ２１及びＤ３１はそれぞ
れＦ−Ｆ断面としたときの、図１９のＤ１，Ｄ２及びＤ
３に相当し、図２１のＤ１２、Ｄ２２及びＤ３２はそれ
ぞれＧ−Ｇ断面としたときの図１９のＤ１，Ｄ２及びＤ
３に相当する。この際、Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２
２，Ｄ３１及びＤ３３それぞれの大きさは任意である。
構造の第２例を示す平面図である。同図に示すように、
矩形上の絶縁層１８が図２１の横方向に距離Ｄ３１間
隔、図２１の縦方向に距離Ｄ３２間隔おきに形成され
る。なお、図２１のＤ１１、Ｄ２１及びＤ３１はそれぞ
れＦ−Ｆ断面としたときの、図１９のＤ１，Ｄ２及びＤ
３に相当し、図２１のＤ１２、Ｄ２２及びＤ３２はそれ
ぞれＧ−Ｇ断面としたときの図１９のＤ１，Ｄ２及びＤ
３に相当する。この際、Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２
２，Ｄ３１及びＤ３３それぞれの大きさは任意である。
【０１００】また、第２の実施例のＩＧＢＴの平面構造
の第３例として、図２１の矩形部分がドレイン、ソース
領域で、それ以外の領域がゲート領域（絶縁層１８の形
成領域）とする構成も考えられる。
の第３例として、図２１の矩形部分がドレイン、ソース
領域で、それ以外の領域がゲート領域（絶縁層１８の形
成領域）とする構成も考えられる。
【０１０１】以下、第２の実施例のＩＧＢＴの製造方法
について説明する。まず、Ｐ+ 基板４１の一方主面上
に、ｎ半導体層２１を形成し、そして、図１９に示すよ
うに、ｎ半導体層２１の表面に、ｐ拡散領域２２及びｎ
+ 拡散領域２３並びにゲート酸化膜１６及びゲート電極
１７からなるＭＯＳゲート構造を既知の方法を用いて形
成する。
について説明する。まず、Ｐ+ 基板４１の一方主面上
に、ｎ半導体層２１を形成し、そして、図１９に示すよ
うに、ｎ半導体層２１の表面に、ｐ拡散領域２２及びｎ
+ 拡散領域２３並びにゲート酸化膜１６及びゲート電極
１７からなるＭＯＳゲート構造を既知の方法を用いて形
成する。
【０１０２】その後、全面に絶縁層１８を形成し、写真
製版技術等を用いてＢＰＳＧ膜等の絶縁層１８をゲート
酸化膜１６及びゲート電極１７を覆うようにパターニン
グする。
製版技術等を用いてＢＰＳＧ膜等の絶縁層１８をゲート
酸化膜１６及びゲート電極１７を覆うようにパターニン
グする。
【０１０３】次に、絶縁層１８に対し、酸素もしくは水
蒸気（酸素，水素混合燃焼）を含む酸化雰囲気中で絶縁
層１８が軟化する温度以上で熱処理を数分〜数時間行
う。すると、絶縁層１８が上記熱処理により軟化し、リ
フロー現象を起こし、絶縁層１８の断面形状が丸くな
り、図２２に示すように、傾斜面２６を有する絶縁層１
８が完成する。
蒸気（酸素，水素混合燃焼）を含む酸化雰囲気中で絶縁
層１８が軟化する温度以上で熱処理を数分〜数時間行
う。すると、絶縁層１８が上記熱処理により軟化し、リ
フロー現象を起こし、絶縁層１８の断面形状が丸くな
り、図２２に示すように、傾斜面２６を有する絶縁層１
８が完成する。
【０１０４】その後、絶縁層１８、ｐ拡散領域２２及び
ｎ+ 拡散領域２３上にエミッタ電極４２を形成し、Ｐ+
基板４１の他方主面上にコレクタ電極４３を形成するこ
とにより、第２の実施例のＩＧＢＴを完成する。なお、
電極４２、４３の形成工程は必ずしも最後でなくてもよ
い。
ｎ+ 拡散領域２３上にエミッタ電極４２を形成し、Ｐ+
基板４１の他方主面上にコレクタ電極４３を形成するこ
とにより、第２の実施例のＩＧＢＴを完成する。なお、
電極４２、４３の形成工程は必ずしも最後でなくてもよ
い。
【０１０５】ここで、上記熱処理により絶縁層１８に形
成したなめらかな傾斜面２６において、 Ｘ：傾斜面２６のｎ半導体層２１の表面の面内方向の長
さ Ｙ：傾斜面２６のｎ半導体層２１の表面らの形成高さ としたとき、第１の実施例同様、Ｙ／Ｘ≦５を満足する
ように形成れば、比較的良好なエミッタ電極４２の被覆
性を保つことができる。さらに、Ｙ／Ｘ≦２を満足する
ように形成すれば、かなり良好なエミッタ電極４２の被
覆性を保つことができる（第１の特徴）。
成したなめらかな傾斜面２６において、 Ｘ：傾斜面２６のｎ半導体層２１の表面の面内方向の長
さ Ｙ：傾斜面２６のｎ半導体層２１の表面らの形成高さ としたとき、第１の実施例同様、Ｙ／Ｘ≦５を満足する
ように形成れば、比較的良好なエミッタ電極４２の被覆
性を保つことができる。さらに、Ｙ／Ｘ≦２を満足する
ように形成すれば、かなり良好なエミッタ電極４２の被
覆性を保つことができる（第１の特徴）。
【０１０６】その結果、第１の特徴により、ｎ半導体層
２１上に段差を形成する下地パターンである絶縁層１８
上にエミッタ電極４２を被覆性よく形成することができ
るため、エミッタ電極４２が下地パターンの影響を受け
ずに何等欠陥のないＩＧＢＴを得ることができる。
２１上に段差を形成する下地パターンである絶縁層１８
上にエミッタ電極４２を被覆性よく形成することができ
るため、エミッタ電極４２が下地パターンの影響を受け
ずに何等欠陥のないＩＧＢＴを得ることができる。
【０１０７】また、絶縁層１８のｎ半導体層２１の表面
からの高さをｈ，ゲート電極１７の形成間隔をＷとする
と、 条件式：（Ｗ／Ｈ）≦８ を満足するように形成すれば、集積度を比較的高いレベ
ルで維持しながら、良好な電極配線層の被覆性を保つこ
とができる（第２の特徴）。
からの高さをｈ，ゲート電極１７の形成間隔をＷとする
と、 条件式：（Ｗ／Ｈ）≦８ を満足するように形成すれば、集積度を比較的高いレベ
ルで維持しながら、良好な電極配線層の被覆性を保つこ
とができる（第２の特徴）。
【０１０８】＜＜第３の実施例＞＞また、第１の実施例
では、電力用半導体装置としてＰ型の基板１を用いたト
レンチゲート型ＩＧＢＴの場合を示したが、図２３に示
すように、Ｎ型の基板５１を用いて、他は第１の実施例
と同じ構成で、溝をゲートとして用いるトレンチゲート
型ＭＯＳＦＥＴを形成しても、第１の実施例と同様な効
果がある。
では、電力用半導体装置としてＰ型の基板１を用いたト
レンチゲート型ＩＧＢＴの場合を示したが、図２３に示
すように、Ｎ型の基板５１を用いて、他は第１の実施例
と同じ構成で、溝をゲートとして用いるトレンチゲート
型ＭＯＳＦＥＴを形成しても、第１の実施例と同様な効
果がある。
【０１０９】＜＜第４の実施例＞＞さらに、図２４に示
すように、トレンチゲート構造のＭＣＴ（ＭＯＳ Contr
olled Thyristar ）を形成しても、第１の実施例と同様
な効果がある。なお、１Ａは、一部にＮ+ 領域を有する
アノードショート構造のｐ+ 半導体基板であり、１９は
ｎ+ 半導体層４の上層部で溝１３の近傍に形成されるＰ
+ 拡散領域であり、他の構成は第１の実施例のＩＧＢＴ
と同様である。
すように、トレンチゲート構造のＭＣＴ（ＭＯＳ Contr
olled Thyristar ）を形成しても、第１の実施例と同様
な効果がある。なお、１Ａは、一部にＮ+ 領域を有する
アノードショート構造のｐ+ 半導体基板であり、１９は
ｎ+ 半導体層４の上層部で溝１３の近傍に形成されるＰ
+ 拡散領域であり、他の構成は第１の実施例のＩＧＢＴ
と同様である。
【０１１０】＜＜その他＞＞なお、第１の実施例のＩＧ
ＢＴにおいてエミッタ電極となる電極配線層６としてＡ
ｌ合金を用いたが、Ａｌを用いてもよい。また、溝１３
上に形成するキャップ部３０としてＢＰＳＧ膜を用いて
高段差をなめらかにしたが、平坦化の容易なシリケート
ガラスであるＰＳＧ（Phosphosilicate glass ）膜，Ｔ
ＥＯＳ〔Ｓｉ（ＯＣ2 Ｈ5 ）4 〕が原料として用いられ
る酸化膜等を用いてもよい。
ＢＴにおいてエミッタ電極となる電極配線層６としてＡ
ｌ合金を用いたが、Ａｌを用いてもよい。また、溝１３
上に形成するキャップ部３０としてＢＰＳＧ膜を用いて
高段差をなめらかにしたが、平坦化の容易なシリケート
ガラスであるＰＳＧ（Phosphosilicate glass ）膜，Ｔ
ＥＯＳ〔Ｓｉ（ＯＣ2 Ｈ5 ）4 〕が原料として用いられ
る酸化膜等を用いてもよい。
【０１１１】また、キャップ部３０形成用の層間絶縁層
としてＰＳＧ膜を用いる場合には、ＢＰＳＧ膜を用いす
る場合と同様にＰＳＧ膜を平坦化する時等に用いる熱処
理の際、ＰＳＧ膜中からのリンが溝内部のドープドポリ
シリコン５中に拡散する危険性があるため、第１の実施
例と同様、充填物であるドープドポリシリコン５の表面
に熱酸化もしくはＣＶＤ法により、シリコン酸化膜１２
を形成する必要がある。
としてＰＳＧ膜を用いる場合には、ＢＰＳＧ膜を用いす
る場合と同様にＰＳＧ膜を平坦化する時等に用いる熱処
理の際、ＰＳＧ膜中からのリンが溝内部のドープドポリ
シリコン５中に拡散する危険性があるため、第１の実施
例と同様、充填物であるドープドポリシリコン５の表面
に熱酸化もしくはＣＶＤ法により、シリコン酸化膜１２
を形成する必要がある。
【０１１２】また、第１の実施例の第１の変形例とし
て、図２５に示すように、図１で示した第１の実施例の
ｐ+ 半導体基板１とｎ- 半導体層２との間にｎ+ バッフ
ァ層３１を介挿した構造でもよく、第２の変形例とし
て、図２６に示すように、ｐ+ 半導体基板１を一部にＮ
+ 領域を有するアノードショート構造のｐ+ 半導体基板
１Ａに置き換えた構造でもよく、第３の変形例として、
図２７に示すように、ｐ+半導体基板１を一部にＮ+ 領
域を有するアノードショート構造のｐ+ 半導体基板１Ａ
に置き換えるとともにｐ+ 半導体基板１Ａとｎ- 半導体
層２との間にｎ+ バッファ層３１を介挿した構造でもよ
く、これら第１〜第３の変形例も第１の実施例のＩＧＢ
Ｔと同様な効果を得ることができる。同様に、上記第１
〜第３の変形例を第４の実施例のＭＣＴに対して行うこ
ともできる。
て、図２５に示すように、図１で示した第１の実施例の
ｐ+ 半導体基板１とｎ- 半導体層２との間にｎ+ バッフ
ァ層３１を介挿した構造でもよく、第２の変形例とし
て、図２６に示すように、ｐ+ 半導体基板１を一部にＮ
+ 領域を有するアノードショート構造のｐ+ 半導体基板
１Ａに置き換えた構造でもよく、第３の変形例として、
図２７に示すように、ｐ+半導体基板１を一部にＮ+ 領
域を有するアノードショート構造のｐ+ 半導体基板１Ａ
に置き換えるとともにｐ+ 半導体基板１Ａとｎ- 半導体
層２との間にｎ+ バッファ層３１を介挿した構造でもよ
く、これら第１〜第３の変形例も第１の実施例のＩＧＢ
Ｔと同様な効果を得ることができる。同様に、上記第１
〜第３の変形例を第４の実施例のＭＣＴに対して行うこ
ともできる。
【０１１３】なお、本実施例では、溝１３の形状とし
て、図１５に示すように、一定の形成幅と一定の形成深
さを有する形状を示したが、形成幅に対して形成深さの
方が大きい穴のような形状で形成してもよい。
て、図１５に示すように、一定の形成幅と一定の形成深
さを有する形状を示したが、形成幅に対して形成深さの
方が大きい穴のような形状で形成してもよい。
【０１１４】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置において、複数の溝部上にそ
れぞれ形成される複数の絶縁層は傾斜面を有し、この傾
斜面は、Ｘ：前記傾斜面の前記基体の一方主面の面内方
向の長さ、Ｙ：前記傾斜面の前記基体の一方主面からの
形成高さ、としたとき、条件式：Ｙ／Ｘ≦５を満足する
ため、これら複数の絶縁層の形成により生じる基体の一
方主面からの段差が、上積みされる層にさほど悪影響を
与えない。
請求項１記載の半導体装置において、複数の溝部上にそ
れぞれ形成される複数の絶縁層は傾斜面を有し、この傾
斜面は、Ｘ：前記傾斜面の前記基体の一方主面の面内方
向の長さ、Ｙ：前記傾斜面の前記基体の一方主面からの
形成高さ、としたとき、条件式：Ｙ／Ｘ≦５を満足する
ため、これら複数の絶縁層の形成により生じる基体の一
方主面からの段差が、上積みされる層にさほど悪影響を
与えない。
【０１１５】その結果、これらの複数の絶縁層上に第１
の主電極を被覆性よく形成することができるため、下地
パターンの影響を受けずに何等欠陥なく第１の主電極が
形成される半導体装置を得ることができる。
の主電極を被覆性よく形成することができるため、下地
パターンの影響を受けずに何等欠陥なく第１の主電極が
形成される半導体装置を得ることができる。
【０１１６】この発明にける請求項２記載の半導体装置
において、複数の溝部上にそれぞれ形成される複数の絶
縁層は、Ｈ１：前記基体の一方主面の前記一部上に形成
される前記複数の制御電極層それぞれの前記基体の一方
主面からの形成高さ、Ｈ２：前記複数の溝部上における
前記複数の絶縁層それぞれの前記基体の一方主面からの
形成高さとしたとき、条件式：Ｈ２≧Ｈ１を満足するた
め、複数の絶縁層を前記基体の一方主面上形成された制
御電極層をも覆って形成することにより、表面が比較的
平坦な構造の絶縁層を得ることができる。
において、複数の溝部上にそれぞれ形成される複数の絶
縁層は、Ｈ１：前記基体の一方主面の前記一部上に形成
される前記複数の制御電極層それぞれの前記基体の一方
主面からの形成高さ、Ｈ２：前記複数の溝部上における
前記複数の絶縁層それぞれの前記基体の一方主面からの
形成高さとしたとき、条件式：Ｈ２≧Ｈ１を満足するた
め、複数の絶縁層を前記基体の一方主面上形成された制
御電極層をも覆って形成することにより、表面が比較的
平坦な構造の絶縁層を得ることができる。
【０１１７】その結果、複数の絶縁層上に第１の主電極
を被覆性よく形成することができるため、下地パターン
の影響を受けずに何等欠陥なく第１の主電極が形成され
る半導体装置を得ることができる。
を被覆性よく形成することができるため、下地パターン
の影響を受けずに何等欠陥なく第１の主電極が形成され
る半導体装置を得ることができる。
【０１１８】この発明における請求項３記載の半導体装
置において、複数の溝部上にそれぞれ形成される複数の
絶縁層は傾斜面を有し、この傾斜面は、上記した条件
式：Ｙ／Ｘ≦５を満足するため、これら複数の絶縁層の
形成により生じる基体の一方主面からの段差が、上積み
される層にさほど悪影響を与えない。
置において、複数の溝部上にそれぞれ形成される複数の
絶縁層は傾斜面を有し、この傾斜面は、上記した条件
式：Ｙ／Ｘ≦５を満足するため、これら複数の絶縁層の
形成により生じる基体の一方主面からの段差が、上積み
される層にさほど悪影響を与えない。
【０１１９】さらに、複数の絶縁層は、上記した条件
式：Ｈ２≧Ｈ１を満足するため、複数の絶縁層を前記基
体の一方主面上形成された制御電極層をも覆って形成す
ることにより、表面が比較的平坦な構造の複数の絶縁層
を得ることができる。
式：Ｈ２≧Ｈ１を満足するため、複数の絶縁層を前記基
体の一方主面上形成された制御電極層をも覆って形成す
ることにより、表面が比較的平坦な構造の複数の絶縁層
を得ることができる。
【０１２０】その結果、複数の絶縁層上に第１の主電極
を被覆性よく形成することができるため、下地パターン
の影響を受けずに何等欠陥なく第１の主電極が形成され
る半導体装置を得ることができる。
を被覆性よく形成することができるため、下地パターン
の影響を受けずに何等欠陥なく第１の主電極が形成され
る半導体装置を得ることができる。
【０１２１】また、請求項４記載の半導体装置において
は、さらに、複数の溝部はそれぞれ所定距離を隔てて形
成され、Ｗ：前記所定距離、Ｈ：前記複数の絶縁層それ
ぞれの前記基体の一方主面からの形成高さ、とした場
合、条件式：（Ｗ／Ｈ）≦８を満足するため、集積度を
比較的高いレベルで保つことができる。
は、さらに、複数の溝部はそれぞれ所定距離を隔てて形
成され、Ｗ：前記所定距離、Ｈ：前記複数の絶縁層それ
ぞれの前記基体の一方主面からの形成高さ、とした場
合、条件式：（Ｗ／Ｈ）≦８を満足するため、集積度を
比較的高いレベルで保つことができる。
【０１２２】その結果、高集積度を維持しながら、下地
パターンの影響を受けずに何等欠陥なく第１の主電極が
形成される半導体装置を得ることができる。
パターンの影響を受けずに何等欠陥なく第１の主電極が
形成される半導体装置を得ることができる。
【０１２３】また、請求項５の半導体装置においては、
複数の絶縁層はそれぞれ、前記制御電極層上に形成され
る下地絶縁層と、前記下地絶縁層上に形成される主要絶
縁層とからなるため、主要絶縁層と制御電極層との干渉
を下地絶縁層により防ぐことができる。
複数の絶縁層はそれぞれ、前記制御電極層上に形成され
る下地絶縁層と、前記下地絶縁層上に形成される主要絶
縁層とからなるため、主要絶縁層と制御電極層との干渉
を下地絶縁層により防ぐことができる。
【０１２４】その結果、製造時に主要絶縁層が制御電極
層に悪影響を与える可能性がある場合でも、下地絶縁層
の存在により確実に回避することができるため、精度の
よい半導体装置を得ることができる。
層に悪影響を与える可能性がある場合でも、下地絶縁層
の存在により確実に回避することができるため、精度の
よい半導体装置を得ることができる。
【０１２５】加えて、請求項６記載の半導体装置におい
ては、主要絶縁層上に補助絶縁層を形成することによ
り、絶縁層の形成高さを所望の形成高さに比較的容易に
形成することができるため、上記条件式Ｈ２≧Ｈ１の達
成が容易になる。
ては、主要絶縁層上に補助絶縁層を形成することによ
り、絶縁層の形成高さを所望の形成高さに比較的容易に
形成することができるため、上記条件式Ｈ２≧Ｈ１の達
成が容易になる。
【０１２６】その結果、さらに複数の絶縁層上に第１の
主電極を被覆性よく形成することができる。
主電極を被覆性よく形成することができる。
【０１２７】この発明における請求項７記載の半導体装
置において、複数の溝部上にそれぞれ形成される複数の
絶縁層は傾斜面を有し、この傾斜面は、Ｘ：前記傾斜面
の前記基体の一方主面の面内方向の長さ、Ｙ：前記傾斜
面の前記基体の一方主面からの形成高さ、としたとき、
条件式：Ｙ／Ｘ≦５を満足するため、これら複数の絶縁
層の形成により生じる基体の一方主面からの段差が、上
積みされる層にさほど悪影響を与えない。
置において、複数の溝部上にそれぞれ形成される複数の
絶縁層は傾斜面を有し、この傾斜面は、Ｘ：前記傾斜面
の前記基体の一方主面の面内方向の長さ、Ｙ：前記傾斜
面の前記基体の一方主面からの形成高さ、としたとき、
条件式：Ｙ／Ｘ≦５を満足するため、これら複数の絶縁
層の形成により生じる基体の一方主面からの段差が、上
積みされる層にさほど悪影響を与えない。
【０１２８】その結果、これらの複数の絶縁層上に第１
の主電極を被覆性よく形成することができるため、下地
パターンの影響を受けずに何等欠陥なく第１の主電極が
形成される半導体装置を得ることができる。
の主電極を被覆性よく形成することができるため、下地
パターンの影響を受けずに何等欠陥なく第１の主電極が
形成される半導体装置を得ることができる。
【０１２９】また、請求項８記載の半導体装置において
は、さらに、複数の制御電極はそれぞれ所定距離を隔て
て形成され、Ｗ：前記所定距離、Ｈ：前記複数の絶縁層
それぞれの前記基体の一方主面からの形成高さ、とした
場合、条件式：（Ｗ／Ｈ）≦８を満足するため、集積度
を比較的高いレベルで保つことができる。
は、さらに、複数の制御電極はそれぞれ所定距離を隔て
て形成され、Ｗ：前記所定距離、Ｈ：前記複数の絶縁層
それぞれの前記基体の一方主面からの形成高さ、とした
場合、条件式：（Ｗ／Ｈ）≦８を満足するため、集積度
を比較的高いレベルで保つことができる。
【０１３０】その結果、高集積度を維持しながら、下地
パターンの影響を受けずに何等欠陥なく第１の主電極が
形成される半導体装置を得ることができる。
パターンの影響を受けずに何等欠陥なく第１の主電極が
形成される半導体装置を得ることができる。
【０１３１】この発明における請求項９記載の半導体装
置の製造方法は、(f) パターニングされた前記絶縁層に
対し、絶縁層が軟化する温度以上熱処理を施し、前記絶
縁層の前記開口部近傍領域になだらかな傾斜面を形成す
るステップを備えるため、傾斜面を存在により、絶縁層
の形成により生じる基体の一方主面からの段差が、上積
みされる層にさほど悪影響を与えない。
置の製造方法は、(f) パターニングされた前記絶縁層に
対し、絶縁層が軟化する温度以上熱処理を施し、前記絶
縁層の前記開口部近傍領域になだらかな傾斜面を形成す
るステップを備えるため、傾斜面を存在により、絶縁層
の形成により生じる基体の一方主面からの段差が、上積
みされる層にさほど悪影響を与えない。
【０１３２】その結果、絶縁層上に層を被覆性よく形成
することができるため、絶縁層からなる下地パターンの
影響を受けずに何等欠陥なく層を形成することができ
る。
することができるため、絶縁層からなる下地パターンの
影響を受けずに何等欠陥なく層を形成することができ
る。
【０１３３】この発明の請求項１０記載の半導体装置の
製造方法は、(g) 前記絶縁層に対し軟化する温度以上で
熱処理を施し、その表面を平坦化するステップを備える
ため、絶縁層の表面形状を平坦化する分、絶縁層の形成
により生じる基体の一方主面からの段差が、上積みされ
る層にさほど悪影響を与えない。
製造方法は、(g) 前記絶縁層に対し軟化する温度以上で
熱処理を施し、その表面を平坦化するステップを備える
ため、絶縁層の表面形状を平坦化する分、絶縁層の形成
により生じる基体の一方主面からの段差が、上積みされ
る層にさほど悪影響を与えない。
【０１３４】その結果、絶縁層上に層をさらに被覆性よ
く形成することができるため、絶縁層からなる下地パタ
ーンの影響を受けずに何等欠陥なく層を形成することが
できる。
く形成することができるため、絶縁層からなる下地パタ
ーンの影響を受けずに何等欠陥なく層を形成することが
できる。
【０１３５】この発明における請求項１１記載の半導体
装置の製造方法は、上積み用絶縁層として、前記絶縁層
よりも前記レジストに対する密着性の優れたものを用い
ることにより、上積み用絶縁層上にレジストを密着性良
く形成することができる。
装置の製造方法は、上積み用絶縁層として、前記絶縁層
よりも前記レジストに対する密着性の優れたものを用い
ることにより、上積み用絶縁層上にレジストを密着性良
く形成することができる。
【０１３６】その結果、レジストのパターニング処理及
びパターニングされたレジストをマスクとしたエッチン
グ処理を精度良く行うことができるため、高精度な半導
体装置を製造することができる。
びパターニングされたレジストをマスクとしたエッチン
グ処理を精度良く行うことができるため、高精度な半導
体装置を製造することができる。
【０１３７】また、請求項１２記載の半導体装置の製造
方法においては、絶縁層の前記傾斜面は、Ｘ：前記傾斜
面の前記基体の一方主面方向の長さ、Ｙ：前記傾斜面の
前記基体の一方主面からの形成高さ、としたとき、条件
式：Ｙ／Ｘ≦５を満足するため、この絶縁層の形成によ
り生じる基体の一方主面からの段差が、上積みされる層
にさほど悪影響を与えない。
方法においては、絶縁層の前記傾斜面は、Ｘ：前記傾斜
面の前記基体の一方主面方向の長さ、Ｙ：前記傾斜面の
前記基体の一方主面からの形成高さ、としたとき、条件
式：Ｙ／Ｘ≦５を満足するため、この絶縁層の形成によ
り生じる基体の一方主面からの段差が、上積みされる層
にさほど悪影響を与えない。
【０１３８】その結果、絶縁層上に別の層をを被覆性よ
く形成することができるため、絶縁層からなる下地パタ
ーンの影響を受けずに何等欠陥なく層を形成することが
できる。
く形成することができるため、絶縁層からなる下地パタ
ーンの影響を受けずに何等欠陥なく層を形成することが
できる。
【０１３９】さらに、請求項１３記載の半導体装置の製
造方法においては、制御電極層及び前記絶縁層は、Ｈ
１：前記基体の一方主面の前記一部上に形成される前記
制御電極層の前記基体の一方主面からの形成高さ、Ｈ
２：前記絶縁層の前記基体の一方主面からの形成高さ、
としたとき、条件式：Ｈ２≧Ｈ１を満足するため、絶縁
層を前記基体の一方主面上形成された制御電極層をも覆
って形成することにより、表面が比較的平坦な構造の絶
縁層を得ることができる。
造方法においては、制御電極層及び前記絶縁層は、Ｈ
１：前記基体の一方主面の前記一部上に形成される前記
制御電極層の前記基体の一方主面からの形成高さ、Ｈ
２：前記絶縁層の前記基体の一方主面からの形成高さ、
としたとき、条件式：Ｈ２≧Ｈ１を満足するため、絶縁
層を前記基体の一方主面上形成された制御電極層をも覆
って形成することにより、表面が比較的平坦な構造の絶
縁層を得ることができる。
【０１４０】その結果、絶縁層上に別の層をを被覆性よ
く形成することができるため、絶縁層からなる下地パタ
ーンの影響を受けずに何等欠陥なく層を形成することが
できる。
く形成することができるため、絶縁層からなる下地パタ
ーンの影響を受けずに何等欠陥なく層を形成することが
できる。
【０１４１】また、請求項１４記載の半導体装置の製造
方法においては、絶縁層は傾斜面を有し、この傾斜面
は、上記した条件式：Ｙ／Ｘ≦５を満足するため、これ
ら複数の絶縁層の形成により生じる基体の一方主面から
の段差が、上積みされる層にさほど悪影響を与えない。
方法においては、絶縁層は傾斜面を有し、この傾斜面
は、上記した条件式：Ｙ／Ｘ≦５を満足するため、これ
ら複数の絶縁層の形成により生じる基体の一方主面から
の段差が、上積みされる層にさほど悪影響を与えない。
【０１４２】さらに、絶縁層は、上記した条件式：Ｈ２
≧Ｈ１を満足するため、絶縁層を前記基体の一方主面上
形成された制御電極層をも覆って形成することにより、
表面が比較的平坦な構造の絶縁層を得ることができる。
≧Ｈ１を満足するため、絶縁層を前記基体の一方主面上
形成された制御電極層をも覆って形成することにより、
表面が比較的平坦な構造の絶縁層を得ることができる。
【０１４３】その結果、絶縁層上に別の層を被覆性よく
形成することができるため、絶縁層からなる下地パター
ンの影響を受けずに何等欠陥なく層を形成することがで
きる。
形成することができるため、絶縁層からなる下地パター
ンの影響を受けずに何等欠陥なく層を形成することがで
きる。
【０１４４】また、請求項１５記載の半導体装置の製造
方法においては、複数の溝部は所定距離を隔てて形成さ
れ、Ｗ：前記所定距離、Ｈ：前記複数の絶縁層それぞれ
の前記基体の一方主面からの形成高さ、とした場合、条
件式：（Ｗ／Ｈ）≦８を満足するため、集積度を比較的
高いレベルで保つことができる。
方法においては、複数の溝部は所定距離を隔てて形成さ
れ、Ｗ：前記所定距離、Ｈ：前記複数の絶縁層それぞれ
の前記基体の一方主面からの形成高さ、とした場合、条
件式：（Ｗ／Ｈ）≦８を満足するため、集積度を比較的
高いレベルで保つことができる。
【０１４５】その結果、高集積度を維持しながら、絶縁
層からなる下地パターンの影響を受けずに何等欠陥なく
層を形成することができる。
層からなる下地パターンの影響を受けずに何等欠陥なく
層を形成することができる。
【０１４６】さらに、請求項１６記載の半導体装置の製
造方法は、絶縁層は下地絶縁層及び主要絶縁層からな
り、前記ステップ(d) は、(d-1) 前記複数の制御電極層
上に前記下地絶縁層を形成するステップと、(d- 2) 前
記下地絶縁層上を含む前記基体の一方主面上に前記主要
絶縁層を形成するステップとを備えるため、ステップ
(e) 及び(i) それぞれの熱処理時に、主要絶縁層からの
悪影響が制御電極層に伝達されるのを下地絶縁層により
防ぐことができる。
造方法は、絶縁層は下地絶縁層及び主要絶縁層からな
り、前記ステップ(d) は、(d-1) 前記複数の制御電極層
上に前記下地絶縁層を形成するステップと、(d- 2) 前
記下地絶縁層上を含む前記基体の一方主面上に前記主要
絶縁層を形成するステップとを備えるため、ステップ
(e) 及び(i) それぞれの熱処理時に、主要絶縁層からの
悪影響が制御電極層に伝達されるのを下地絶縁層により
防ぐことができる。
【０１４７】その結果、熱処理により性能劣化が生じな
い高精度な半導体装置を製造することができる。
い高精度な半導体装置を製造することができる。
【０１４８】また、請求項１７記載の半導体装置の製造
方法は、ステップ(i) のエッチング処理に、パターニン
グされた前記レジストをマスクとして、少なくとも前記
上積み絶縁層に対し等方性エッチング処理を施すステッ
プを備えるため、上積み用絶縁層及び前記絶縁層の上部
にテーパーを形成することができる分、上積み用絶縁層
及び絶縁層の形成により生じる基体の一方主面からの段
差が、上積みされる層にさほど悪影響を与えない。
方法は、ステップ(i) のエッチング処理に、パターニン
グされた前記レジストをマスクとして、少なくとも前記
上積み絶縁層に対し等方性エッチング処理を施すステッ
プを備えるため、上積み用絶縁層及び前記絶縁層の上部
にテーパーを形成することができる分、上積み用絶縁層
及び絶縁層の形成により生じる基体の一方主面からの段
差が、上積みされる層にさほど悪影響を与えない。
【０１４９】その結果、上積み用絶縁層及び絶縁層上に
層をさらに被覆性よく形成することができるため、絶縁
層からなる下地パターンの影響を受けずに欠陥なく層を
形成することができる。
層をさらに被覆性よく形成することができるため、絶縁
層からなる下地パターンの影響を受けずに欠陥なく層を
形成することができる。
【０１５０】さらに、請求項１８記載の半導体装置の製
造方法は、ステップ(c) は、(c- 1)前記複数の溝部それ
ぞれの内壁を完全に覆うとともに、前記基体の一方主面
の一部上に延びて絶縁膜を形成するステップと、(c- 2)
前記複数の溝部それぞれの内部を前記絶縁膜を介して
充填するとともに、前記絶縁膜を介して前記基体の一方
主面の前記一部上に延びて前記複数の制御電極層を形成
するステップとを備えることにより、制御電極層を絶縁
型制御電極として用いることができる。
造方法は、ステップ(c) は、(c- 1)前記複数の溝部それ
ぞれの内壁を完全に覆うとともに、前記基体の一方主面
の一部上に延びて絶縁膜を形成するステップと、(c- 2)
前記複数の溝部それぞれの内部を前記絶縁膜を介して
充填するとともに、前記絶縁膜を介して前記基体の一方
主面の前記一部上に延びて前記複数の制御電極層を形成
するステップとを備えることにより、制御電極層を絶縁
型制御電極として用いることができる。
【０１５１】この発明における請求項１９記載の半導体
装置の製造方法は、パターニングされた前記絶縁層に対
し、絶縁層が軟化する温度以上熱処理を施し、前記絶縁
層の前記開口部近傍領域になだらかな傾斜面を形成する
ステップを備えるため、傾斜面を存在により、絶縁層の
形成により生じる基体の一方主面からの段差が、上積み
される層にさほど悪影響を与えない。
装置の製造方法は、パターニングされた前記絶縁層に対
し、絶縁層が軟化する温度以上熱処理を施し、前記絶縁
層の前記開口部近傍領域になだらかな傾斜面を形成する
ステップを備えるため、傾斜面を存在により、絶縁層の
形成により生じる基体の一方主面からの段差が、上積み
される層にさほど悪影響を与えない。
【０１５２】その結果、絶縁層上に層を被覆性よく形成
することができるため、絶縁層からなる下地パターンの
影響を受けずに何等欠陥なく層を形成することができ
る。
することができるため、絶縁層からなる下地パターンの
影響を受けずに何等欠陥なく層を形成することができ
る。
【０１５３】また、請求項２０記載の半導体装置の製造
方法においては、絶縁層の前記傾斜面は、Ｘ：前記傾斜
面の前記基体の一方主面方向の長さ、Ｙ：前記傾斜面の
前記基体の一方主面からの形成高さ、としたとき、条件
式：Ｙ／Ｘ≦５を満足するため、この絶縁層の形成によ
り生じる基体の一方主面からの段差が、上積みされる層
にさほど悪影響を与えない。
方法においては、絶縁層の前記傾斜面は、Ｘ：前記傾斜
面の前記基体の一方主面方向の長さ、Ｙ：前記傾斜面の
前記基体の一方主面からの形成高さ、としたとき、条件
式：Ｙ／Ｘ≦５を満足するため、この絶縁層の形成によ
り生じる基体の一方主面からの段差が、上積みされる層
にさほど悪影響を与えない。
【０１５４】その結果、絶縁層上に別の層をを被覆性よ
く形成することができるため、絶縁層からなる下地パタ
ーンの影響を受けずに何等欠陥なく層を形成することが
できる。
く形成することができるため、絶縁層からなる下地パタ
ーンの影響を受けずに何等欠陥なく層を形成することが
できる。
【０１５５】また、請求項２１記載の半導体装置の製造
方法においては、複数の制御電極は所定距離を隔てて形
成され、Ｗ：前記所定距離、Ｈ：前記複数の絶縁層それ
ぞれの前記基体の一方主面からの形成高さ、とした場
合、条件式：（Ｗ／Ｈ）≦８を満足するため、集積度を
比較的高いレベルで保つことができる。
方法においては、複数の制御電極は所定距離を隔てて形
成され、Ｗ：前記所定距離、Ｈ：前記複数の絶縁層それ
ぞれの前記基体の一方主面からの形成高さ、とした場
合、条件式：（Ｗ／Ｈ）≦８を満足するため、集積度を
比較的高いレベルで保つことができる。
【０１５６】その結果、高集積度を維持しながら、絶縁
層からなる下地パターンの影響を受けずに何等欠陥なく
層を形成することができる。
層からなる下地パターンの影響を受けずに何等欠陥なく
層を形成することができる。
【０１５７】さらに、請求項２２記載の半導体装置の製
造方法においては、複数の制御電極は所定間隔を隔てて
形成され、絶縁層及び複数の制御電極は条件式：Ｙ／Ｘ
≦５及び上記条件式：（Ｗ／Ｈ）≦８を満足するため、
集積度を比較的高いレベルで保ちながら、絶縁層の形成
により生じる基体の一方主面からの段差が、上積みされ
る層にさほど悪影響を与えない。
造方法においては、複数の制御電極は所定間隔を隔てて
形成され、絶縁層及び複数の制御電極は条件式：Ｙ／Ｘ
≦５及び上記条件式：（Ｗ／Ｈ）≦８を満足するため、
集積度を比較的高いレベルで保ちながら、絶縁層の形成
により生じる基体の一方主面からの段差が、上積みされ
る層にさほど悪影響を与えない。
【０１５８】その結果、高集積度を維持しながら、絶縁
層からなる下地パターンの影響を受ずに何等欠陥なく層
を形成することができる。
層からなる下地パターンの影響を受ずに何等欠陥なく層
を形成することができる。
【図１】この発明の第１の実施例であるトレンチゲート
型ＩＧＢＴの構造を示す断面図である。
型ＩＧＢＴの構造を示す断面図である。
【図２】第１の実施例の製造方法を示す断面図である。
【図３】第１の実施例の製造方法を示す断面図である。
【図４】第１の実施例の製造方法を示す断面図である。
【図５】第１の実施例の製造方法を示す断面図である。
【図６】第１の実施例の製造方法を示す断面図である。
【図７】第１の実施例の製造方法を示す断面図である。
【図８】第１の実施例の製造方法を示す断面図である。
【図９】第１の実施例の製造方法を示す断面図である。
【図１０】第１の実施例の製造方法を示す断面図であ
る。
る。
【図１１】第１の実施例の効果説明用のグラフである。
【図１２】第１の実施例のＩＧＢＴの平面構造の一部を
示す平面図である。
示す平面図である。
【図１３】図１２のＡ−Ａ断面を示す断面図である。
【図１４】図１２のＢ−Ｂ断面を示す断面図である。
【図１５】図１２のＣ−Ｃ断面を示す断面図である。
【図１６】図１２のＤ−Ｄ断面を示す断面図である。
【図１７】図１２のＥ−Ｅ断面を示す断面図である。
【図１８】この発明の第２の実施例である表面ＭＯＳゲ
ート型ＩＧＢＴの構造を示す断面図である。
ート型ＩＧＢＴの構造を示す断面図である。
【図１９】第２の実施例のＩＧＢＴの表面構造を示す断
面図である。
面図である。
【図２０】第２の実施例のＩＧＢＴの表面構造の第１例
を示す平面図である。
を示す平面図である。
【図２１】第２の実施例のＩＧＢＴの表面構造の第２例
を示す平面図である。
を示す平面図である。
【図２２】第２の実施例のＩＧＢＴの表面構造を示す断
面図である。
面図である。
【図２３】この発明の第３の実施例であるトレンチゲー
ト型ＭＯＳＦＥＴの構造を示す断面図である。
ト型ＭＯＳＦＥＴの構造を示す断面図である。
【図２４】この発明の第３の実施例であるトレンチゲー
ト型ＭＣＴの構造を示す断面図である。
ト型ＭＣＴの構造を示す断面図である。
【図２５】第１の実施例のＩＧＢＴの第１の変形例を示
す断面図である。
す断面図である。
【図２６】第１の実施例のＩＧＢＴの第２の変形例を示
す断面図である。
す断面図である。
【図２７】第１の実施例のＩＧＢＴの第３の変形例を示
す断面図である。
す断面図である。
【図２８】従来のトレンチゲート型ＩＧＢＴの構造を示
す断面図である。
す断面図である。
１ ｐ+ 半導体基板 ２ ｎ- 半導体層 ３ ｐ半導体層 ４ ｎ+ 半導体層 ５ ドープドポリシリコン ６ 電極配線層 ７ シリコン酸化膜 ８ 高融点金属膜 １０ ＢＰＳＧ膜 １２ シリコン酸化膜 １５ コレクタ電極 １６ ゲート酸化膜 １７ ゲート電極 １８ 絶縁層 ３０ キャップ部 ４２ エミッタ電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 富永 修一 福岡市西区今宿東一丁目１番１号 福菱セ ミコンエンジニアリング株式会社内 (72)発明者 塩沢 勝臣 兵庫県尼崎市塚口本町８丁目１番１号 三 菱電機株式会社半導体基礎研究所内
Claims (22)
- 【請求項１】 一方主面と他方主面とを有する半導体か
らなる基体と、 各々が前記基体の一方主面から所定の深さで選択的に形
成される複数の溝部と、 前記複数の溝部の内壁上にそれぞれ形成される複数の絶
縁膜と、 前記複数の絶縁膜を介して前記複数の溝部それぞれの内
部にそれぞれ充填される複数の制御電極層と、 前記複数の制御導電層上に、前記基体の表面より突出し
てそれぞれ形成される複数の絶縁層と、 前記基体の一方主面上に形成される第１の主電極と、 前記基体の他方主面上に形成される第２の主電極とを備
え、前記複数の制御電極層に共通に与える制御電圧によ
り、前記第１及び第２の主電極間を流れる電流を制御す
る半導体装置において、 前記複数の絶縁層はそれぞれ上部から下部にかけてなだ
らかな傾斜面を有し、 Ｘ：前記傾斜面の前記基体の一方主面の面内方向の長さ Ｙ：前記傾斜面の前記基体の一方主面からの形成高さ としたとき、 条件式：Ｙ／Ｘ≦５ を満足することを特徴とする半導体装置。 - 【請求項２】 一方主面と他方主面とを有する半導体か
らなる基体と、 各々が前記基体の一方主面から所定の深さで選択的に形
成される複数の溝部と、 前記複数の溝部の内壁上から前記基体の一方主面の一部
上に延びてそれぞれ形成される複数の絶縁膜と、 前記複数の絶縁膜を介して前記複数の溝部内部にそれぞ
れ充填されるとともに、前記複数の絶縁膜を介して前記
基体の一方主面の前記一部上に延びてそれぞれ形成され
る複数の制御電極層と、 前記複数の溝部内の前記複数の制御導電層上に、前記基
体の一方主面より突出してそれぞれ形成される複数の絶
縁層と、 前記基体の一方主面上に形成される第１の主電極と、 前記基体の他方主面上に形成される第２の主電極とを備
え、前記複数の制御電極層に共通に与える制御電圧によ
り、前記第１及び第２の主電極間を流れる電流を制御す
る半導体装置において、 Ｈ１：前記基体の一方主面の前記一部上に形成される前
記複数の制御電極層それぞれの前記基体の一方主面から
の形成高さ Ｈ２：前記複数の溝部上における前記複数の絶縁層それ
ぞれの前記基体の一方主面からの形成高さ としたとき、 条件式：Ｈ２≧Ｈ１ を満足することを特徴とする半導体装置。 - 【請求項３】 一方主面と他方主面とを有する半導体か
らなる基体と、 各々が前記基体の一方主面から所定の深さで選択的に形
成される複数の溝部と、 前記複数の溝部の内壁上から前記基体の一方主面の一部
上に延びてそれぞれ形成される複数の絶縁膜と、 前記複数の絶縁膜を介して前記複数の溝部内部にそれぞ
れ充填されるとともに、前記複数の絶縁膜を介して前記
半導体基板の一方主面の前記一部上に延びてそれぞれ形
成される複数の制御電極層と、 前記複数の溝部内の前記複数の制御導電層上に、前記基
体の一方主面より突出してそれぞれ形成される複数の絶
縁層と、 前記基体の一方主面上に形成される第１の主電極と、 前記基体の他方主面上に形成される第２の主電極とを備
え、前記複数の制御電極層に共通に与える制御電圧によ
り、前記第１及び第２の主電極間を流れる電流を制御す
る半導体装置において、 前記複数の溝部上における前記複数の絶縁層はそれぞれ
上部から下部にかけてなだらかな傾斜面を有し、 Ｘ：前記傾斜面の前記基体の一方主面方向の長さ Ｙ：前記傾斜面の前記基体の一方主面からの形成高さ Ｈ１：前記基体の一方主面の前記一部上に形成される前
記複数の制御電極層それぞれの前記基体の一方主面から
の形成高さ Ｈ２：前記複数の溝部上における前記複数の絶縁層それ
ぞれの前記基体の一方主面からの形成高さ としたとき、 条件式：Ｈ２≧Ｈ１ 条件式：Ｙ／Ｘ≦５ を共に満足することを特徴とする半導体装置。 - 【請求項４】 前記複数の溝部はそれぞれ所定距離を隔
てて形成され、 Ｗ：前記所定距離 Ｈ：前記複数の絶縁層それぞれの前記基体の一方主面か
らの形成高さ とした場合、 条件式：（Ｗ／Ｈ）≦８ を満足することを特徴とする請求項１ないし請求項３の
いずれか１項に記載の半導体装置。 - 【請求項５】 前記複数の絶縁層はそれぞれ、 前記制御電極層上に形成される下地絶縁層と、 前記下地絶縁層上に形成される主要絶縁層とからなる請
求項１ないし請求項３記載のいずれか１項に記載の半導
体装置。 - 【請求項６】 前記複数の絶縁層はそれぞれ、 前記制御電極層上に形成される下地絶縁層と、 前記下地絶縁層上に形成される主要絶縁層と、 前記主要絶縁層上に形成される補助絶縁層とからなる請
求項１ないし請求項３のいずれか１項に記載の半導体装
置。 - 【請求項７】 一方主面及び他方主面を有し、一方主面
側の上層部と他方主面側の下層部とから構成され少なく
とも前記上層部が第１の導電型の半導体からなる基体
と、 前記基体の前記上層部に選択的に形成される第２の導電
型の複数の第１の半導体領域と、 前記複数の第１の半導体領域それぞれの表面に選択的に
形成される第１の導電型の複数の第２の半導体領域と、 前記基体の前記上層部と各前記第２の半導体領域との間
における各前記第１の半導体領域の一の領域上にそれぞ
れ形成される複数の絶縁膜と、 前記複数の絶縁膜上にそれぞれ形成される複数の制御電
極と、 前記複数の絶縁膜及び前記複数の制御電極をそれぞれ覆
って形成される複数の絶縁層と、 前記基体の一方主面上に形成される第１の主電極と、 前記基体の他方主面上に形成される第２の主電極とを備
え、前記複数の制御電極に共通に与える制御電圧によ
り、前記第１及び第２の主電極間を流れる電流を制御す
る半導体装置において、 前記複数の絶縁層はそれぞれ上部から下部にかけてなだ
らかな傾斜面を有し、 Ｘ：前記傾斜面の前記基体の一方主面の面内方向の長さ Ｙ：前記傾斜面の前記基体の一方主面からの形成高さ としたとき、 条件式：Ｙ／Ｘ≦５ を満足することを特徴とする半導体装置。 - 【請求項８】前記複数の制御電極はそれぞれ所定距離を
隔てて形成され、 Ｗ：前記所定距離 Ｈ：前記複数の絶縁層それぞれの前記基体の一方主面か
らの形成高さ とした場合、 条件式：（Ｗ／Ｙ）≦８ を満足することを特徴とする請求項７記載の半導体装
置。 - 【請求項９】 (a) 一方主面及び他方主面を有し半導体
からなる基体を準備するステップと、 (b) 前記基体の一方主面から所定の深さの複数の溝部を
選択的に形成するステップと、 (c) 前記複数の溝部それぞれの内部を充填するととも
に、前記基体の一方主面の一部上に延びる複数の制御電
極層をそれぞれ形成するステップとを備え、装置完成後
には前記複数の制御電極層に共通に与える制御電圧によ
り装置の動作が制御され、 (d) 前記複数の制御電極層を含む前記基体の一方主面上
に絶縁層を形成するステップと、 (e) 前記絶縁層に対しパターニングを施し、所定箇所に
開口部を形成するステップと、 (f) パターニングされた前記絶縁層に対し熱処理を施
し、前記絶縁層の前記開口部近傍領域になだらかな傾斜
面を形成するステップとをさらに備える半導体装置の製
造方法において、 前記ステップ(f) の熱処理は、前記絶縁層が軟化する温
度以上で行うことを特徴とする半導体装置の製造方法。 - 【請求項１０】 前記ステップ(d) の後に、 (g) 前記絶縁層に対し熱処理を施し、その表面を平坦化
するステップをさらに備え、 前記ステップ(g) の熱処理は、前記絶縁層が軟化する温
度以上で行うことを特徴とする請求項９記載の半導体装
置の製造方法。 - 【請求項１１】(a) 一方主面及び他方主面を有し半導体
からなる基体を準備するステップと、 (b) 前記基体の一方主面から所定の深さの複数の溝部を
選択的に形成するステップと、 (c) 前記複数の溝部それぞれの内部を埋めるとともに、
前記基体の一方主面の一部上に延びて複数の制御電極層
をそれぞれ形成するステップとを備え、装置完成後には
前記制御電極層に与える制御電圧により装置の動作が制
御され、 (d) 前記複数の制御電極層を含む前記基体の一方主面上
に絶縁層を形成するステップと、 (e) 前記絶縁層に対し熱処理を施し、その表面を平坦化
するステップと、 (f) 前記絶縁層上に上積み用絶縁層を形成するステップ
と、 (g) 前記上積み絶縁層上にレジストを形成するステップ
と、 (h) 前記レジストをパターニングするステップと、 (i) パターニングされた前記レジストをマスクとして、
前記絶縁層及び前記上積み絶縁層に対しエッチング処理
を施し、所定箇所に開口部を形成するステップと、 (j) エッチング処理されたされた前記絶縁層及び前記上
積み絶縁層に対し熱処理を施し、前記絶縁層及び前記上
積み用絶縁層の前記開口部近傍領域になだらか傾斜面を
形成するステップとをさらに備える半導体装置の製造方
法において、 前記ステップ(e) 及び(i) それぞれの熱処理は、少なく
とも前記絶縁層が軟化する温度以上で行い、 前記上積み用絶縁層として、前記絶縁層よりも前記レジ
ストに対する密着性の優れたものを用いたことを特徴と
する半導体装置の製造方法。 - 【請求項１２】 前記絶縁層の前記傾斜面は、 Ｘ：前記傾斜面の前記基体の一方主面方向の長さ Ｙ：前記傾斜面の前記基体の一方主面からの形成高さ としたとき、 条件式：Ｙ／Ｘ≦５ を満足することを特徴とする請求項９あるいは請求項１
１のいずれか１項に記載の半導体装置の製造方法。 - 【請求項１３】 前記制御電極層及び前記絶縁層は、 Ｈ１：前記基体の一方主面の前記一部上に形成される前
記制御電極層の前記基体の一方主面からの形成高さ Ｈ２：前記絶縁層の前記基体の一方主面からの形成高さ としたとき、 条件式：Ｈ２≧Ｈ１ を満足することを特徴とする請求項９あるいは請求項１
１のいずれか１項に記載の半導体装置の製造方法。 - 【請求項１４】 前記制御電極層及び前記絶縁層は、 Ｘ：前記傾斜面の前記基体の一方主面方向の長さ Ｙ：前記傾斜面の前記基体の一方主面からの形成高さ Ｈ１：前記基体の一方主面の前記一部上に形成される前
記制御電極層の前記基体の一方主面からの形成高さ Ｈ２：前記絶縁層の前記基体の一方主面からの形成高さ としたとき、 条件式：Ｙ／Ｘ≦５ 条件式：Ｈ２≧Ｈ１ を共に満足することを特徴とする請求項１１記載の半導
体装置の製造方法。 - 【請求項１５】 前記複数の溝部はそれぞれ所定距離を
隔てて形成され、 Ｗ：前記所定距離 Ｈ：前記溝部上の前記複数の絶縁層それぞれの前記基体
の一方主面からの形成高さ とした場合、 条件式：（Ｗ／Ｈ）≦８ を満足することを特徴とする請求項９あるいは請求項１
１のいずれか１項に記載の半導体装置の製造方法。 - 【請求項１６】 前記絶縁層は下地絶縁層及び主要絶縁
層からなり、 前記ステップ(d) は、 (d-1) 前記複数の制御電極層上に前記下地絶縁層を形成
するステップと、 (d- 2) 前記下地絶縁層上を含む前記基体の一方主面上
に前記主要絶縁層を形成するステップとを備えることを
特徴とする請求項１１記載の半導体装置の製造方法。 - 【請求項１７】 前記ステップ(i) は、 (i- 1) パターニングされた前記レジストをマスクとし
て、少なくとも前記上積み絶縁層に対し等方性エッチン
グ処理を施すステップと、 (i- 2) ステップ(i- 1)の後、パターニングされた前記
レジストをマスクとして、少なくとも前記絶縁層に対し
異方性エッチング処理を施し、前記上積み用絶縁層及び
前記絶縁層の所定箇所に開口部を形成するステップとを
備える請求項１１記載の半導体装置の製造方法。 - 【請求項１８】 前記ステップ(c) は、 (c- 1) 前記複数の溝部それぞれの内壁を完全に覆うと
ともに、前記基体の一方主面の一部上に延びて絶縁膜を
形成するステップと、 (c- 2) 前記複数の溝部それぞれの内部を前記絶縁膜を
介して充填するとともに、前記絶縁膜を介して前記基体
の一方主面の前記一部上に延びて前記複数の制御電極層
を形成するステップとを備える請求項１７記載の半導体
装置の製造方法。 - 【請求項１９】 (a) 一方主面及び他方主面を有し、一
方主面側の上層部と他方主面側の下層部とから構成され
前記上層部が第１の導電型の半導体からなる基体の前記
上層部に、第２の導電型の複数の第１の半導体領域と、
前記複数の第１の半導体領域それぞれの表面に選択的に
形成される第１の導電型の複数の第２の半導体領域と、
前記基体の前記上層部と各前記第２の半導体領域との間
における各前記第１の半導体領域の一の領域上にそれぞ
れ形成される複数の絶縁膜と、前記複数の絶縁膜上にそ
れぞれ形成される複数の制御電極とからなるＭＯＳ構造
を形成するステップと、 (b) 前記複数の制御電極を含む前記基体の一方主面上に
絶縁層を形成するステップと、 (c) 前記絶縁層に対しパターニングを施し、所定箇所に
開口部を形成するステップと、 (d) パターニングされた前記絶縁層に対し熱処理を施
し、前記絶縁層の前記開口部近傍領域になだらか傾斜面
を形成するステップと備え、装置完成後に前記複数の制
御電極に共通に与える制御電圧により、前記第１及び第
２の主電極間を流れる電流を制御する半導体装置を製造
する方法において、 前記ステップ(h) の熱処理は、前記絶縁層が軟化する温
度以上で行うことを特徴とする半導体装置の製造方法。 - 【請求項２０】 前記絶縁層の前記傾斜面は、 Ｘ：前記傾斜面の前記基体の一方主面方向の長さ Ｙ：前記傾斜面の前記基体の一方主面からの形成高さ としたとき、 条件式：Ｙ／Ｘ≦５ を満足することを特徴とする請求項１９記載の半導体装
置の製造方法。 - 【請求項２１】 前記複数の制御電極はそれぞれ所定距
離を隔てて形成され、 Ｗ：前記所定距離 Ｈ：前記複数の絶縁層それぞれの前記基体の一方主面か
らの形成高さ としたとき、 条件式：（Ｗ／Ｈ）≦８ を共に満足することを特徴とする請求項１９記載の半導
体装置の製造方法。 - 【請求項２２】 前記複数の制御電極はそれぞれ所定距
離を隔てて形成され、前記制御電極及び前記絶縁層は、 Ｗ：前記所定距離 Ｈ：前記複数の絶縁層それぞれの前記基体の一方主面か
らの形成高さ Ｘ：前記傾斜面の前記基体の一方主面方向の長さ Ｙ：前記傾斜面の前記基体の一方主面からの形成高さ としたとき、 条件式：Ｙ／Ｘ≦５ 条件式：（Ｗ／Ｈ）≦８ を共に満足することを特徴とする請求項１９記載の半導
体装置の製造方法。
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