JPH0555585A - 絶縁ゲート形電界効果トランジスタの製造方法 - Google Patents
絶縁ゲート形電界効果トランジスタの製造方法Info
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- JPH0555585A JPH0555585A JP3218855A JP21885591A JPH0555585A JP H0555585 A JPH0555585 A JP H0555585A JP 3218855 A JP3218855 A JP 3218855A JP 21885591 A JP21885591 A JP 21885591A JP H0555585 A JPH0555585 A JP H0555585A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】 (修正有)
【目的】PSG膜を利用することにより、縦型MOSF
ETの製造方法を改良し、製品の加工精度向上、歩留り
向上、工程の短縮を目的とする。 【構成】縦型MOSFETの製造方法を、ゲート電極パ
ターンを形成するように多結晶シリコン膜11及びノン
ドープの酸化膜12をホトエッチする工程と、ゲート電
極パターンをマスクとして自己整合によりチャンネル拡
散領域2と、引き続き自己整合によりソース拡散領域3
を形成する工程と、リンガラス膜13を被着しリフロー
する工程と、リンガラス膜13及び半導体基板1をソー
ス拡散領域3を越えてチャンネル拡散領域2を露出させ
る迄全面エッチングにより除去することにより、自己整
合によりコンタクト開口を形成する工程とから構成す
る。
ETの製造方法を改良し、製品の加工精度向上、歩留り
向上、工程の短縮を目的とする。 【構成】縦型MOSFETの製造方法を、ゲート電極パ
ターンを形成するように多結晶シリコン膜11及びノン
ドープの酸化膜12をホトエッチする工程と、ゲート電
極パターンをマスクとして自己整合によりチャンネル拡
散領域2と、引き続き自己整合によりソース拡散領域3
を形成する工程と、リンガラス膜13を被着しリフロー
する工程と、リンガラス膜13及び半導体基板1をソー
ス拡散領域3を越えてチャンネル拡散領域2を露出させ
る迄全面エッチングにより除去することにより、自己整
合によりコンタクト開口を形成する工程とから構成す
る。
Description
【0001】
【産業上の利用分野】本発明は絶縁ゲート形電界効果ト
ランジスタに係り、特にパワーMOSFET等の縦型の
絶縁ゲート形電界効果トランジスタに関する。
ランジスタに係り、特にパワーMOSFET等の縦型の
絶縁ゲート形電界効果トランジスタに関する。
【0002】
【従来の技術】図6は従来の縦型絶縁ゲート形電界効果
トランジスタ(以下、縦型MOSFETという)の断面
図である。符号1はN型の半導体基板であり、縦型のM
OSFETのドレイン領域を構成する。符号2はP+ 型
の縦型MOSFETのチャンネル拡散領域である。符号
3はN+ 型の拡散層であり、ソース拡散領域を形成す
る。符号4は薄い酸化膜からなるゲート絶縁膜であり、
符号5は多結晶シリコンからなるゲート電極であり、こ
のゲート電極5に電圧が印加されることによって、ソー
ス拡散領域3とドレイン領域とがゲート絶縁膜4を介し
て導通が制御される。符号8はリンガラス等の酸化膜か
らなる層間絶縁膜であり、符号9はアルミの電極であ
り、縦型MOSFETのソース電極を形成する。このよ
うな縦型MOSFETの構造は、高耐圧、大電流を取り
扱うパワーMOSFETに好適である。
トランジスタ(以下、縦型MOSFETという)の断面
図である。符号1はN型の半導体基板であり、縦型のM
OSFETのドレイン領域を構成する。符号2はP+ 型
の縦型MOSFETのチャンネル拡散領域である。符号
3はN+ 型の拡散層であり、ソース拡散領域を形成す
る。符号4は薄い酸化膜からなるゲート絶縁膜であり、
符号5は多結晶シリコンからなるゲート電極であり、こ
のゲート電極5に電圧が印加されることによって、ソー
ス拡散領域3とドレイン領域とがゲート絶縁膜4を介し
て導通が制御される。符号8はリンガラス等の酸化膜か
らなる層間絶縁膜であり、符号9はアルミの電極であ
り、縦型MOSFETのソース電極を形成する。このよ
うな縦型MOSFETの構造は、高耐圧、大電流を取り
扱うパワーMOSFETに好適である。
【0003】従来、係る構造のMOSFETは以下に述
べる製造工程により製造されていた。先ずN型のシリコ
ン半導体基板1の表面をゲート酸化し、ゲート絶縁膜4
を全面に被着する。次にそのゲート絶縁膜上4に、全面
に多結晶シリコン膜を被着する。そしてリン等の不純物
をその多結晶シリコン膜にドープし、ホトエッチによ
り、ゲート電極5を形成する。
べる製造工程により製造されていた。先ずN型のシリコ
ン半導体基板1の表面をゲート酸化し、ゲート絶縁膜4
を全面に被着する。次にそのゲート絶縁膜上4に、全面
に多結晶シリコン膜を被着する。そしてリン等の不純物
をその多結晶シリコン膜にドープし、ホトエッチによ
り、ゲート電極5を形成する。
【0004】次に、多結晶シリコン膜であるゲート電極
5をマスクとして、自己整合(セルフアライン)により
ボロン等のP型不純物をイオン注入する。そして熱処理
によりボロン等を半導体基板1に拡散することにより、
P型のチャンネル拡散領域2を形成する。そして、ホト
レジストを全面に塗布し、ホトレジストのソース領域と
なる部分を開口し、ホトレジスト及びゲート電極5をマ
スクとしてリンをイオン注入する。そして熱処理するこ
とにより、リンの高濃度拡散層であるN+ 型のソース拡
散領域3が形成される。このようにゲート電極5の直下
においては、P型のチャンネル拡散領域2とN+型のソ
ース拡散領域3とは二重に自己整合によって形成され
る。
5をマスクとして、自己整合(セルフアライン)により
ボロン等のP型不純物をイオン注入する。そして熱処理
によりボロン等を半導体基板1に拡散することにより、
P型のチャンネル拡散領域2を形成する。そして、ホト
レジストを全面に塗布し、ホトレジストのソース領域と
なる部分を開口し、ホトレジスト及びゲート電極5をマ
スクとしてリンをイオン注入する。そして熱処理するこ
とにより、リンの高濃度拡散層であるN+ 型のソース拡
散領域3が形成される。このようにゲート電極5の直下
においては、P型のチャンネル拡散領域2とN+型のソ
ース拡散領域3とは二重に自己整合によって形成され
る。
【0005】次に層間絶縁膜8となるリンドープの酸化
膜をCVD等により半導体基板1の全面に被着する。そ
してベーキング処理を行い、その熱処理でソース領域を
拡散形成した後ホトレジストを全面に塗布し、コンタク
トのマスクを用いてコンタクトの開口をホトエッチによ
り形成する。コンタクトの開口後ホトレジストを除去し
て、アルミ膜を半導体基板の全面に被着する。そしてホ
トレジストを塗布して、アルミ電極のマスクによりホト
エッチによりアルミ電極9を形成する。以上の一連の工
程により、図6に示す縦型MOSFETが完成する。
膜をCVD等により半導体基板1の全面に被着する。そ
してベーキング処理を行い、その熱処理でソース領域を
拡散形成した後ホトレジストを全面に塗布し、コンタク
トのマスクを用いてコンタクトの開口をホトエッチによ
り形成する。コンタクトの開口後ホトレジストを除去し
て、アルミ膜を半導体基板の全面に被着する。そしてホ
トレジストを塗布して、アルミ電極のマスクによりホト
エッチによりアルミ電極9を形成する。以上の一連の工
程により、図6に示す縦型MOSFETが完成する。
【0006】
【発明が解決しようとする課題】しかしながら、前述の
従来の製造方法では、ソース拡散領域及びコンタクトの
開口を、マスク合わせすることにより、ホトエッチによ
り行っていた。このためソース及びコンタクトパターン
のマスク合わせずれが製品の加工精度に直接影響を及ぼ
し、製品の加工精度向上、製品の歩留り向上のための問
題点となっていた。又コンタクトの開口は、厚いリンガ
ラス膜等の層間絶縁膜をホトエッチにより開口するた
め、開口部において段差が急であり、アルミ電極のステ
ップカバレージに問題があった。
従来の製造方法では、ソース拡散領域及びコンタクトの
開口を、マスク合わせすることにより、ホトエッチによ
り行っていた。このためソース及びコンタクトパターン
のマスク合わせずれが製品の加工精度に直接影響を及ぼ
し、製品の加工精度向上、製品の歩留り向上のための問
題点となっていた。又コンタクトの開口は、厚いリンガ
ラス膜等の層間絶縁膜をホトエッチにより開口するた
め、開口部において段差が急であり、アルミ電極のステ
ップカバレージに問題があった。
【0007】
【課題を解決するための手段】係る従来の製造方法の課
題を解決するため、本発明は、縦型MOSFETの製造
方法を、ゲート絶縁膜を半導体基板に被着する工程と、
多結晶シリコン膜を前記ゲート絶縁膜上に被着する工程
と、ノンドープの酸化膜を前記多結晶シリコン膜上に被
着する工程と、ゲート電極パターンを形成するように前
記多結晶シリコン膜及びノンドープの酸化膜をホトエッ
チする工程と、前記ゲート電極パターンをマスクとして
自己整合によりチャンネル拡散領域を形成する工程と、
引き続き前記ゲート電極パターンをマスクとしてソース
拡散領域を形成する工程と、リンガラス膜を前記半導体
基板に被着しリフローする工程と、前記リンガラス膜及
び前記半導体基板を前記ソース拡散領域を越えて前記チ
ャンネル拡散領域を露出させる迄全面エッチングにより
除去することにより、コンタクト開口を形成する工程
と、アルミ膜を前記半導体基板全面に被着し、ホトエッ
チによりアルミ電極を形成する工程とから構成したもの
である。
題を解決するため、本発明は、縦型MOSFETの製造
方法を、ゲート絶縁膜を半導体基板に被着する工程と、
多結晶シリコン膜を前記ゲート絶縁膜上に被着する工程
と、ノンドープの酸化膜を前記多結晶シリコン膜上に被
着する工程と、ゲート電極パターンを形成するように前
記多結晶シリコン膜及びノンドープの酸化膜をホトエッ
チする工程と、前記ゲート電極パターンをマスクとして
自己整合によりチャンネル拡散領域を形成する工程と、
引き続き前記ゲート電極パターンをマスクとしてソース
拡散領域を形成する工程と、リンガラス膜を前記半導体
基板に被着しリフローする工程と、前記リンガラス膜及
び前記半導体基板を前記ソース拡散領域を越えて前記チ
ャンネル拡散領域を露出させる迄全面エッチングにより
除去することにより、コンタクト開口を形成する工程
と、アルミ膜を前記半導体基板全面に被着し、ホトエッ
チによりアルミ電極を形成する工程とから構成したもの
である。
【0008】
【作用】本発明においては、ソース拡散層およびコンタ
クトの開口を、セルフアラインにより形成している。従
って従来のホトレジスト塗布、マスク合わせ、という工
程がなくなり、マスク合わせの必要がなくなったことか
らマスク合わせずれの問題がなくなる。さらにリンガラ
ス膜をリフローし、全面エッチングによりそのリンガラ
ス膜を除去しているため、ゲート電極の側面において層
間絶縁膜がなだらかに形成され、ステップカバレージが
大幅に改善される。以上により縦型MOSFETの加工
精度が向上し、製品の歩留りが向上する。
クトの開口を、セルフアラインにより形成している。従
って従来のホトレジスト塗布、マスク合わせ、という工
程がなくなり、マスク合わせの必要がなくなったことか
らマスク合わせずれの問題がなくなる。さらにリンガラ
ス膜をリフローし、全面エッチングによりそのリンガラ
ス膜を除去しているため、ゲート電極の側面において層
間絶縁膜がなだらかに形成され、ステップカバレージが
大幅に改善される。以上により縦型MOSFETの加工
精度が向上し、製品の歩留りが向上する。
【0009】
【実施例】図1は、本発明の一実施例の縦型MOSFE
Tの製造工程における完成段階の断面図である。ソース
拡散領域3は多結晶シリコン膜11およびノンドープ酸
化膜12をマスクとしてセルフアラインで形成され、ソ
ース拡散領域3およびチャンネル拡散領域2へのアルミ
電極9のコンタクト開口も同様にセルフアラインでなさ
れ、ゲート電極を構成する多結晶シリコン膜11の側面
がリンガラス酸化膜13によりなだらかに形成されてい
る。以下にこの製造方法について製造工程の断面図によ
って説明する。まず、セル分離拡散層14を形成後、N
型のシリコン半導体基板1のセル領域に、薄い酸化膜で
あるゲート絶縁膜4を400〜1000オングストロー
ム程度熱酸化により形成する。なお半導体基板1は図示
しないN+ 型の半導体基板の上にエピタキシャル成長等
により形成されており、この半導体基板1は縦型MOS
FETのドレイン領域となり、ドレイン電極は図示しな
いN型の下のN+ 型の部分の半導体基板下部より取り出
される。次に多結晶シリコン膜を全面にCVDにより数
千オングストローム程度成長させ、N型の不純物である
リンをデポジションすることにより、N型にドープす
る。そしてその上にノンドープのシリコン酸化膜12を
減圧LPCVDにより同様に数千オングストローム程度
成長させる。そして、ホトレジストを全面に塗布し、ゲ
ート電極パターンを転写し、ノンドープのシリコン酸化
膜12、多結晶シリコン膜11をホトエッチにより開口
する。図2はこの状態の断面図である。
Tの製造工程における完成段階の断面図である。ソース
拡散領域3は多結晶シリコン膜11およびノンドープ酸
化膜12をマスクとしてセルフアラインで形成され、ソ
ース拡散領域3およびチャンネル拡散領域2へのアルミ
電極9のコンタクト開口も同様にセルフアラインでなさ
れ、ゲート電極を構成する多結晶シリコン膜11の側面
がリンガラス酸化膜13によりなだらかに形成されてい
る。以下にこの製造方法について製造工程の断面図によ
って説明する。まず、セル分離拡散層14を形成後、N
型のシリコン半導体基板1のセル領域に、薄い酸化膜で
あるゲート絶縁膜4を400〜1000オングストロー
ム程度熱酸化により形成する。なお半導体基板1は図示
しないN+ 型の半導体基板の上にエピタキシャル成長等
により形成されており、この半導体基板1は縦型MOS
FETのドレイン領域となり、ドレイン電極は図示しな
いN型の下のN+ 型の部分の半導体基板下部より取り出
される。次に多結晶シリコン膜を全面にCVDにより数
千オングストローム程度成長させ、N型の不純物である
リンをデポジションすることにより、N型にドープす
る。そしてその上にノンドープのシリコン酸化膜12を
減圧LPCVDにより同様に数千オングストローム程度
成長させる。そして、ホトレジストを全面に塗布し、ゲ
ート電極パターンを転写し、ノンドープのシリコン酸化
膜12、多結晶シリコン膜11をホトエッチにより開口
する。図2はこの状態の断面図である。
【0010】次にゲート電極パターンの酸化膜12、多
結晶シリコン膜11をマスクとしてセルフアラインによ
りボロンをイオン注入する。そして熱処理により、ボロ
ンを拡散させ、P型のチャンネル拡散領域2を形成す
る。そして引き続き、電極パターンの多結晶シリコン膜
11及びノンドープの酸化膜12をマクスとしてセルフ
アラインによりリンをイオン注入する。即ち、注入され
たリンによるソース拡散領域3は、チャンネル拡散領域
2と同じマスクにより、チャンネル拡散領域2内に全面
にセルフアラインにより形成される。そして、リンガラ
ス膜13を半導体基板全面に被着しリフローする。この
リンガラス膜13は、常圧CVDにより1ミクロン程度
成長される。リフローは900℃〜1000℃の温度で
行われ、高温度の熱処理により、リンガラス膜を流動化
する処理であり、これにより急峻な酸化膜12と多結晶
シリコン膜11のゲート電極端部にリンガラス酸化膜1
3が埋め込まれる。同時に、前述のイオン注入された高
濃度のリンがチャンネル拡散領域2内に拡散され、ソー
ス拡散領域3がゲート電極近傍でセルフアラインにより
チャンネル拡散領域2内に浅く形成される。図3はこの
状態の断面図を示す。
結晶シリコン膜11をマスクとしてセルフアラインによ
りボロンをイオン注入する。そして熱処理により、ボロ
ンを拡散させ、P型のチャンネル拡散領域2を形成す
る。そして引き続き、電極パターンの多結晶シリコン膜
11及びノンドープの酸化膜12をマクスとしてセルフ
アラインによりリンをイオン注入する。即ち、注入され
たリンによるソース拡散領域3は、チャンネル拡散領域
2と同じマスクにより、チャンネル拡散領域2内に全面
にセルフアラインにより形成される。そして、リンガラ
ス膜13を半導体基板全面に被着しリフローする。この
リンガラス膜13は、常圧CVDにより1ミクロン程度
成長される。リフローは900℃〜1000℃の温度で
行われ、高温度の熱処理により、リンガラス膜を流動化
する処理であり、これにより急峻な酸化膜12と多結晶
シリコン膜11のゲート電極端部にリンガラス酸化膜1
3が埋め込まれる。同時に、前述のイオン注入された高
濃度のリンがチャンネル拡散領域2内に拡散され、ソー
ス拡散領域3がゲート電極近傍でセルフアラインにより
チャンネル拡散領域2内に浅く形成される。図3はこの
状態の断面図を示す。
【0011】次にこのリンガラス膜13を全面に、Ar
+CF4+HF3ガスによる異方性ドライエッチによりエ
ッチングする。エッチングは、ゲート絶縁膜4を越え
て、半導体基板1の表面すなわちシリコンの地がでると
ころまで進められる。この際、ノンドープ酸化膜12は
リンガラス酸化膜と比較してエッチングレートが小さい
ため、ノンドープ酸化膜はエッチングされず、多結晶シ
リコン膜を保護する作用を果たしている。このエッチン
グにより、ソース拡散領域3の半導体基板1の表面すな
わちシリコンの地が露出される。リフローされたリンガ
ラス膜13を全面エッチしているので、ゲート電極を構
成する多結晶シリコン膜11の側面においてリンガラス
膜13が残り、なだらかな傾斜をもった層間絶縁膜が形
成される。この状態を図4に示す。
+CF4+HF3ガスによる異方性ドライエッチによりエ
ッチングする。エッチングは、ゲート絶縁膜4を越え
て、半導体基板1の表面すなわちシリコンの地がでると
ころまで進められる。この際、ノンドープ酸化膜12は
リンガラス酸化膜と比較してエッチングレートが小さい
ため、ノンドープ酸化膜はエッチングされず、多結晶シ
リコン膜を保護する作用を果たしている。このエッチン
グにより、ソース拡散領域3の半導体基板1の表面すな
わちシリコンの地が露出される。リフローされたリンガ
ラス膜13を全面エッチしているので、ゲート電極を構
成する多結晶シリコン膜11の側面においてリンガラス
膜13が残り、なだらかな傾斜をもった層間絶縁膜が形
成される。この状態を図4に示す。
【0012】次に、引き続き、エッチングガスを、CF
4+O2 に変更して半導体基板1の表面すなわちシリコ
ンの地を選択的に異方性エッチングする。半導体基板1
をソース拡散領域3を越えて、チャンネル拡散領域2を
表面に露出させる迄シリコンをエッチングにより除去す
る。これにより、チャンネル拡散領域2の表面及びソー
ス拡散領域3の側面にコンタクト開口が、図5の断面図
に示すように形成される。次にアルミ膜を全面に蒸着等
により形成し、全面にホトレジストを塗布し、電極パタ
ーンによりホトエッチすることによりアルミ電極9を形
成する。以上の工程により図1に示す縦型MOSFET
が完成する。
4+O2 に変更して半導体基板1の表面すなわちシリコ
ンの地を選択的に異方性エッチングする。半導体基板1
をソース拡散領域3を越えて、チャンネル拡散領域2を
表面に露出させる迄シリコンをエッチングにより除去す
る。これにより、チャンネル拡散領域2の表面及びソー
ス拡散領域3の側面にコンタクト開口が、図5の断面図
に示すように形成される。次にアルミ膜を全面に蒸着等
により形成し、全面にホトレジストを塗布し、電極パタ
ーンによりホトエッチすることによりアルミ電極9を形
成する。以上の工程により図1に示す縦型MOSFET
が完成する。
【0013】
【発明の効果】以上に詳細に説明したように、本発明に
おいては、ソース拡散層およびコンタクトの開口をセル
フアラインにより形成している。従って従来のホトレジ
スト塗布、マスク合わせ、という工程がソース拡散層お
よびコンタクトの開口工程から無くなり、マスク合わせ
ずれの問題が無くなり、且つ、工程が短縮された。さら
にリンガラス膜をリフローし、全面エッチングによりリ
ンガラス膜を除去しているため、ゲート電極の側面にお
いて層間絶縁膜がなだらかに形成され、アルミ電極のス
テップカバレージが大幅に改善された。以上により縦型
MOSFETの加工精度が向上し、製品の歩留りが向上
し、工程が短縮された。更に、コンタクトの開口がシリ
コン地をエッチングして、チャンネル拡散領域の内部に
電極が形成されていることから、実効的なチャンネル拡
散領域、即ち寄生バイポーラトランジスタのベース領域
の等価的な抵抗が減ることとなり、縦型MOSFETの
アバランシェ破壊の耐量が増大するという効果を生じ
た。
おいては、ソース拡散層およびコンタクトの開口をセル
フアラインにより形成している。従って従来のホトレジ
スト塗布、マスク合わせ、という工程がソース拡散層お
よびコンタクトの開口工程から無くなり、マスク合わせ
ずれの問題が無くなり、且つ、工程が短縮された。さら
にリンガラス膜をリフローし、全面エッチングによりリ
ンガラス膜を除去しているため、ゲート電極の側面にお
いて層間絶縁膜がなだらかに形成され、アルミ電極のス
テップカバレージが大幅に改善された。以上により縦型
MOSFETの加工精度が向上し、製品の歩留りが向上
し、工程が短縮された。更に、コンタクトの開口がシリ
コン地をエッチングして、チャンネル拡散領域の内部に
電極が形成されていることから、実効的なチャンネル拡
散領域、即ち寄生バイポーラトランジスタのベース領域
の等価的な抵抗が減ることとなり、縦型MOSFETの
アバランシェ破壊の耐量が増大するという効果を生じ
た。
【図1】本発明の一実施例の縦型MOSFETの製造工
程の断面図である。
程の断面図である。
【図2】本発明の一実施例の縦型MOSFETの製造工
程の断面図である。
程の断面図である。
【図3】本発明の一実施例の縦型MOSFETの製造工
程の断面図である。
程の断面図である。
【図4】本発明の一実施例の縦型MOSFETの製造工
程の断面図である。
程の断面図である。
【図5】本発明の一実施例の縦型MOSFETの製造工
程の断面図である。
程の断面図である。
【図6】従来の縦型MOSFETの断面図である。
Claims (2)
- 【請求項1】 ゲート絶縁膜を半導体基板に被着する工
程と、多結晶シリコン膜を前記ゲート絶縁膜上に被着す
る工程と、ノンドープの酸化膜を前記多結晶シリコン膜
上に被着する工程と、ゲート電極パターンを形成するよ
うに前記多結晶シリコン膜及びノンドープの酸化膜をホ
トエッチする工程と、前記ゲート電極パターンをマスク
として自己整合によりチャンネル拡散領域を形成する工
程と、引き続き前記ゲート電極パターンをマスクとして
ソース拡散領域を形成する工程と、リンガラス膜を前記
半導体基板に被着しリフローする工程と、前記リンガラ
ス膜及び前記半導体基板を前記ソース拡散領域を越えて
前記チャンネル拡散領域を露出させる迄全面エッチング
により除去することにより、コンタクト開口を形成する
工程と、アルミ膜を前記半導体基板全面に被着し、ホト
エッチによりアルミ電極を形成する工程とからなること
を特徴とする絶縁ゲート形電界効果トランジスタの製造
方法。 - 【請求項2】 前記全面エッチングが異方性エッチング
であることを特徴とする請求項1記載の絶縁ゲート形ト
ランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3218855A JPH0555585A (ja) | 1991-08-29 | 1991-08-29 | 絶縁ゲート形電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3218855A JPH0555585A (ja) | 1991-08-29 | 1991-08-29 | 絶縁ゲート形電界効果トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0555585A true JPH0555585A (ja) | 1993-03-05 |
Family
ID=16726380
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3218855A Pending JPH0555585A (ja) | 1991-08-29 | 1991-08-29 | 絶縁ゲート形電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0555585A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL9500370A (nl) * | 1994-02-24 | 1995-10-02 | Mitsubishi Electric Corp | Halfgeleiderinrichting en werkwijze voor het vervaardigen daarvan. |
US7197344B2 (en) | 2003-03-25 | 2007-03-27 | Lg Electronics Inc. | Locking mechanism |
-
1991
- 1991-08-29 JP JP3218855A patent/JPH0555585A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL9500370A (nl) * | 1994-02-24 | 1995-10-02 | Mitsubishi Electric Corp | Halfgeleiderinrichting en werkwijze voor het vervaardigen daarvan. |
US7197344B2 (en) | 2003-03-25 | 2007-03-27 | Lg Electronics Inc. | Locking mechanism |
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