JP2662879B2 - 絶縁ゲート電界効果トランジスタの製造方法 - Google Patents
絶縁ゲート電界効果トランジスタの製造方法Info
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- JP2662879B2 JP2662879B2 JP63125507A JP12550788A JP2662879B2 JP 2662879 B2 JP2662879 B2 JP 2662879B2 JP 63125507 A JP63125507 A JP 63125507A JP 12550788 A JP12550788 A JP 12550788A JP 2662879 B2 JP2662879 B2 JP 2662879B2
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- drain
- source
- silicon
- oxide film
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータに代表される電子機器におい
てスイッチング素子あるいはメモリ素子として利用され
る絶縁ゲート電界効果トランジスタ（Metal Oxide Semi
conductor Field Effect Transistor、以下、MOSFETと
略記する）の製造方法に関する。
てスイッチング素子あるいはメモリ素子として利用され
る絶縁ゲート電界効果トランジスタ（Metal Oxide Semi
conductor Field Effect Transistor、以下、MOSFETと
略記する）の製造方法に関する。
本発明は、単結晶のうえにはエピタキシャル成長し、
酸化膜のうえには何も析出せず、窒化膜のうえには多結
晶が析出するという特徴を有するエピタキシャル成長法
を用いて、浅い接合を有するソース及びドレインに対し
て自己整合性をもった多結晶ゲートを、ソース及びドレ
インと同時に形成することにより、（製造上の歩留り及
び）デバイスの性能を向上させるうえで極めて有効かつ
新規なMOSFETの製造方法を提供する。
酸化膜のうえには何も析出せず、窒化膜のうえには多結
晶が析出するという特徴を有するエピタキシャル成長法
を用いて、浅い接合を有するソース及びドレインに対し
て自己整合性をもった多結晶ゲートを、ソース及びドレ
インと同時に形成することにより、（製造上の歩留り及
び）デバイスの性能を向上させるうえで極めて有効かつ
新規なMOSFETの製造方法を提供する。
ソース及びドレインに対して自己整合性を有するMOSF
ETを製造する場合、従来は第２図（ａ）〜（ｄ）で示さ
れるような方法を採用していた。即ち、まず、第２図
（ａ）で示すように基板１の上に熱酸化によりゲート酸
化膜４を設ける。次に第２図（ｂ）で示すようにフォト
レジスト９を用いてゲート８を形成する。そのあと第２
図（ｃ）でイオン注入を行なって第２図（ｄ）で示すソ
ース６及びドレイン７を形成していた。
ETを製造する場合、従来は第２図（ａ）〜（ｄ）で示さ
れるような方法を採用していた。即ち、まず、第２図
（ａ）で示すように基板１の上に熱酸化によりゲート酸
化膜４を設ける。次に第２図（ｂ）で示すようにフォト
レジスト９を用いてゲート８を形成する。そのあと第２
図（ｃ）でイオン注入を行なって第２図（ｄ）で示すソ
ース６及びドレイン７を形成していた。
近年の半導体デバイスの微細化に伴ない浅い接合を形
成するための技術がますます重要となってきている。し
かしながら、ソース及びドレインの形成にイオン注入を
用いる従来の方法では、以下のような理由から、浅い接
合を形成するうえで問題があった。即ち注入された不純
物イオン分布はイオン注入時の加速エネルギーに大きく
依存するため、浅い接合を得るためには低加速エネルギ
ーイオン注入が不可欠となるが、低加速の場合はイオン
流を集束することができず結果的には量産性が低下する
という問題があった。
成するための技術がますます重要となってきている。し
かしながら、ソース及びドレインの形成にイオン注入を
用いる従来の方法では、以下のような理由から、浅い接
合を形成するうえで問題があった。即ち注入された不純
物イオン分布はイオン注入時の加速エネルギーに大きく
依存するため、浅い接合を得るためには低加速エネルギ
ーイオン注入が不可欠となるが、低加速の場合はイオン
流を集束することができず結果的には量産性が低下する
という問題があった。
上記従来技術のもつ課題を克服するために、本発明で
は以下のような方法を用いている。即ち、まず基板上に
ゲート酸化膜を形成し更にそのうえに窒化膜を形成し、
ゲート部分のみを残す。次にソース及びドレインを形成
すべき凹状の領域を形成したのち、不純物ドープされた
エピタキシャル成長を行ない、ソース及びドレイン領域
には高不純物濃度の単結晶が成長し、ゲート領域の窒化
膜上には高不純物濃度の多結晶が析出する。こうして形
成されたソース及びドレインは従来になく浅い接合を有
し、かつゲートはソース、ドレインと同時に形成される
ため自己整合的なプロセスとなる。
は以下のような方法を用いている。即ち、まず基板上に
ゲート酸化膜を形成し更にそのうえに窒化膜を形成し、
ゲート部分のみを残す。次にソース及びドレインを形成
すべき凹状の領域を形成したのち、不純物ドープされた
エピタキシャル成長を行ない、ソース及びドレイン領域
には高不純物濃度の単結晶が成長し、ゲート領域の窒化
膜上には高不純物濃度の多結晶が析出する。こうして形
成されたソース及びドレインは従来になく浅い接合を有
し、かつゲートはソース、ドレインと同時に形成される
ため自己整合的なプロセスとなる。
浅い接合のソース・ドレインとセルフアラインのゲー
トを形成する本発明により、微細MOSFETが実現される。
トを形成する本発明により、微細MOSFETが実現される。
以下に実施例に基づき本発明を詳細に説明する。第１
図（ａ）〜（ｊ）は、本発明の実施例であるMOSFETの製
造方法を示す製造工程順断面図の一例である。第１図
（ａ）で用いる基板１は例えばＰ型シリコン（100）で
ある。第１図（ｂ）〜（ｆ）はソース及びドレインを形
成する領域の基板表面を、ゲートを形成する基板表面よ
りも掘り下げるための工程を示している。即ち、まず第
１図（ｂ）において基板１の表面に約500Åの熱酸化膜
２を形成する。次に第１図（ｃ）において前記熱酸化膜
２の上に約500Åの窒化膜３を設けた後ゲート形成領域
以外の部分の前記窒化膜３をエッチングにより除去し、
第１図（ｄ）に示す状態を得る。この後、第１図（ｅ）
に示すようにLOCOS（Local Oxidation of Silicon）の
手法を用いて再度熱酸化を行ない、その結果第１図
（ｅ）に示すようにソース及びドレイン形成領域には約
1000Åの酸化膜、ゲート形成領域には約500Åの熱酸化
がそれぞれ形成された状態を得る。ここでそれまでに設
けられた窒化膜及び酸化膜をエッチングにより完全に除
去した後、基板１の表面は第１図（ｆ）に示す形状とな
っている。以上の前処理工程が完了したら以下の（ｇ）
〜（ｊ）に示す本発明の特徴であるMOSFETの製造工程に
入る。即ち、まず第１図（ｇ）においてゲート酸化膜４
を約100Å形成し、更に窒化膜５を前記酸化膜４の上に
約100Å形成する。次に第１図（ｈ）において前記窒化
膜５をゲート長よりも狭くなるようにエッチングし、そ
の後、前記酸化膜４をゲート長と同じ長さになるように
エッチングし、第１図（ｉ）に示す状態を得る。最後に
不純物ドープを併用した選択エピタキシャル成長を用い
て、第１図（ｊ）に示すようにソース６及びドレイン７
並びにゲート８を同時に形成する。この際のエピタキシ
ャル成長法として分子層エピタキシャル成長法を用いて
850℃以下の低温でソース６及びドレイン７の形成を行
なえば、接合の深さを1500Å以下に押えることができ
る。第３図には、基板温度800℃で膜厚が1000Åのエピ
タキシャル成長を行ない、かつ成長時にアルシン（As
H3）を用いてヒ素をドープしてN+のソース６及びドレイ
ン７を形成した場合の、不純物濃度の深さ方向における
プロファイルを示す。第３図から深さ0.1μmm程度の浅
い接合が形成されていることが分かる。なお第３図にお
いてヒ素（As）はエピタキシャル成長時に導入されたも
の、同じくホウ素（Ｂ）は基板にドープされていたもの
である。更に本発明においては、エピタキシャル成長時
に酸化膜４に対してはシリコンが析出しない選択成長を
用いるため、ゲート８とソース６、ドレイン７が接触す
ることがなく、互いに電気的に絶縁されていることは言
うまでもない。
図（ａ）〜（ｊ）は、本発明の実施例であるMOSFETの製
造方法を示す製造工程順断面図の一例である。第１図
（ａ）で用いる基板１は例えばＰ型シリコン（100）で
ある。第１図（ｂ）〜（ｆ）はソース及びドレインを形
成する領域の基板表面を、ゲートを形成する基板表面よ
りも掘り下げるための工程を示している。即ち、まず第
１図（ｂ）において基板１の表面に約500Åの熱酸化膜
２を形成する。次に第１図（ｃ）において前記熱酸化膜
２の上に約500Åの窒化膜３を設けた後ゲート形成領域
以外の部分の前記窒化膜３をエッチングにより除去し、
第１図（ｄ）に示す状態を得る。この後、第１図（ｅ）
に示すようにLOCOS（Local Oxidation of Silicon）の
手法を用いて再度熱酸化を行ない、その結果第１図
（ｅ）に示すようにソース及びドレイン形成領域には約
1000Åの酸化膜、ゲート形成領域には約500Åの熱酸化
がそれぞれ形成された状態を得る。ここでそれまでに設
けられた窒化膜及び酸化膜をエッチングにより完全に除
去した後、基板１の表面は第１図（ｆ）に示す形状とな
っている。以上の前処理工程が完了したら以下の（ｇ）
〜（ｊ）に示す本発明の特徴であるMOSFETの製造工程に
入る。即ち、まず第１図（ｇ）においてゲート酸化膜４
を約100Å形成し、更に窒化膜５を前記酸化膜４の上に
約100Å形成する。次に第１図（ｈ）において前記窒化
膜５をゲート長よりも狭くなるようにエッチングし、そ
の後、前記酸化膜４をゲート長と同じ長さになるように
エッチングし、第１図（ｉ）に示す状態を得る。最後に
不純物ドープを併用した選択エピタキシャル成長を用い
て、第１図（ｊ）に示すようにソース６及びドレイン７
並びにゲート８を同時に形成する。この際のエピタキシ
ャル成長法として分子層エピタキシャル成長法を用いて
850℃以下の低温でソース６及びドレイン７の形成を行
なえば、接合の深さを1500Å以下に押えることができ
る。第３図には、基板温度800℃で膜厚が1000Åのエピ
タキシャル成長を行ない、かつ成長時にアルシン（As
H3）を用いてヒ素をドープしてN+のソース６及びドレイ
ン７を形成した場合の、不純物濃度の深さ方向における
プロファイルを示す。第３図から深さ0.1μmm程度の浅
い接合が形成されていることが分かる。なお第３図にお
いてヒ素（As）はエピタキシャル成長時に導入されたも
の、同じくホウ素（Ｂ）は基板にドープされていたもの
である。更に本発明においては、エピタキシャル成長時
に酸化膜４に対してはシリコンが析出しない選択成長を
用いるため、ゲート８とソース６、ドレイン７が接触す
ることがなく、互いに電気的に絶縁されていることは言
うまでもない。
本発明によるMOSFETは、ゲート酸化膜が露出した周縁
部にはいかなる層も成長ないし形成されず、従ってゲー
トとドレイン・ソースがつながることのない（電気的に
絶縁されている）ため一度に（同時に）自己整合的にゲ
ートと浅い接合を有するソース・ドレインを形成するこ
とができ、微細化されたMOSFETにおいて優れた性能を示
す、また、本発明はイオン注入を用いずに活性領域を形
成しており、従来はイオン注入により誘起されていたダ
メージが全く無いMOSFETを実現する。
部にはいかなる層も成長ないし形成されず、従ってゲー
トとドレイン・ソースがつながることのない（電気的に
絶縁されている）ため一度に（同時に）自己整合的にゲ
ートと浅い接合を有するソース・ドレインを形成するこ
とができ、微細化されたMOSFETにおいて優れた性能を示
す、また、本発明はイオン注入を用いずに活性領域を形
成しており、従来はイオン注入により誘起されていたダ
メージが全く無いMOSFETを実現する。
付 記 単結晶表面が露出した領域を形成する方法が、選択的
に形成された熱酸化膜をエッチングし除去することによ
り前記単結晶表面を露出させる。
に形成された熱酸化膜をエッチングし除去することによ
り前記単結晶表面を露出させる。
単結晶表面が露出した領域を形成する方法が、異方性
エッチングを用いて基板を直接エッチングすることによ
り前記単結晶表面を露出させる。
エッチングを用いて基板を直接エッチングすることによ
り前記単結晶表面を露出させる。
ソース及びドレイン並びにゲートを形成する方法が、
分子層エピタキシャル成長法である。
分子層エピタキシャル成長法である。
第１図（ａ）〜（ｊ）は、本発明の一実施例であるMOSF
ETの製造工程順断面図である。 第２図（ａ）〜（ｄ）は、イオン注入を用いてソース、
ドレイン、ゲートを自己整合的に形成する従来のMOSFET
の製造方法を示す製造工程順断面図である。 第３図は、本発明により形成されたMOSFETのソース及び
ドレイン領域における不純物濃度の深さ方向におけるプ
ロファイルである。 １……基板、２……熱酸化膜、３……熱窒化膜、４……
ゲート酸化膜、５……プラズマ窒化膜、６……ソース、
７……ドレイン、８……ゲート。
ETの製造工程順断面図である。 第２図（ａ）〜（ｄ）は、イオン注入を用いてソース、
ドレイン、ゲートを自己整合的に形成する従来のMOSFET
の製造方法を示す製造工程順断面図である。 第３図は、本発明により形成されたMOSFETのソース及び
ドレイン領域における不純物濃度の深さ方向におけるプ
ロファイルである。 １……基板、２……熱酸化膜、３……熱窒化膜、４……
ゲート酸化膜、５……プラズマ窒化膜、６……ソース、
７……ドレイン、８……ゲート。
Claims (1)
- 【請求項１】シリコン酸化膜に対してはシリコンが析出
せず、シリコン窒化膜に対してはシリコンが析出する選
択エピタキシャル成長法を用いて、ソースとドレインは
単結晶表面が露出した領域にエピタキシャル成長を進行
せしめることにより、ゲートは前記シリコン酸化膜にて
選択的に形成されるゲート酸化膜上にその周縁部を除い
て形成される前記シリコン窒化膜を設けた領域に、前記
ソースドレインを形成するエピタキシャル成長と同時
に、前記選択エピタキシャル成長により多結晶シリコン
を析出せしめることにより形成し、よって自己整合的に
単結晶シリコンのソース・ドレインと多結晶シリコンの
ゲートを形成することを特徴とする絶縁ゲート電界効果
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125507A JP2662879B2 (ja) | 1988-05-23 | 1988-05-23 | 絶縁ゲート電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125507A JP2662879B2 (ja) | 1988-05-23 | 1988-05-23 | 絶縁ゲート電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01293668A JPH01293668A (ja) | 1989-11-27 |
| JP2662879B2 true JP2662879B2 (ja) | 1997-10-15 |
Family
ID=14911838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63125507A Expired - Lifetime JP2662879B2 (ja) | 1988-05-23 | 1988-05-23 | 絶縁ゲート電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2662879B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945907A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | 半導体装置の製造方法 |
| KR100280809B1 (ko) | 1998-12-30 | 2001-03-02 | 김영환 | 반도체 소자의 접합부 형성 방법 |
| JP2000260713A (ja) * | 1999-03-05 | 2000-09-22 | Sanyo Electric Co Ltd | 多結晶シリコン膜の形成方法 |
| JP4611270B2 (ja) * | 2006-09-27 | 2011-01-12 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5982768A (ja) * | 1982-11-02 | 1984-05-12 | Nec Corp | 半導体装置の製造方法 |
-
1988
- 1988-05-23 JP JP63125507A patent/JP2662879B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01293668A (ja) | 1989-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
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