JP4611270B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、ゲートフィールドプレート構造を採用した半導体装置及びその製造方法に関する。
MOS型半導体素子において、例えば下記の非特許文献1に示されているように、ソース・ドレイン間耐圧を確保する手段として、ゲートフィールドプレート構造を採用している。ゲートフィールドプレート構造は、通常LOCOS法により形成したフィールド酸化膜の上部にゲート電極の端部が乗り上げるように形成する。これにより、ゲートオフ時の電界を分散させて耐圧を確保することができる。一般には、20V程度以上の耐圧を有する横型のMOS型半導体素子に適用される。
A. Kitamura, et al., "self-Isolated and High PerformanceComplementary Lateral DMOSFETs with Surrounding-Body Regions" Proceedings ofISPSD, p.42 (1995)
図11に、従来技術による半導体装置である横型二重拡散MOS(LDMOS)構造を示す。なお、図11において、シリコン基板10にはLOCOS法によって素子分離領域としてのフィールド酸化膜22が形成されている。シリコン基板10上にはゲート酸化膜24を介してゲート電極26が形成されている。このゲート電極26がフィールド酸化膜22に乗り上げた状態となっている。なお、符号28はボディ領域;30a,30bはソース・ドレイン領域;32はボディ領域からの引き出し領域;34はシリコン酸化膜;36はコンタクト;38はアルミ配線層を示す。
しかしながら、上記構成の半導体装置では、ゲート電極が乗り上げるフィールド酸化膜を、素子分離に用いる他のフィールド酸化膜と同時に形成するため、種々の問題が発生していた。
ゲート電極の一部が乗り上げているフィールド酸化膜22は、他のフィールド酸化膜(素子分離領域)22と同様に、例えば600nm程度の膜厚を有する。このうち300nm程度は、シリコン基板10の表面より下部に形成されたものである。このため、ソースおよびボディ領域28を接地し、ドレイン領域を正電圧印加の状態にした場合、シリコン基板10と接するフィールド酸化膜端部A(図中、破線の円で囲った部分)において電解集中が起こりやすく、耐圧低下の原因となっていた。
本発明は、上記のような状況に鑑みて成されたものであり、フィールド・プレート電極下の絶縁膜における電界集中を抑制可能な半導体装置を提供することを目的とする。
また、本発明は、フィールド・プレート電極下の絶縁膜における電界集中を抑制可能な半導体装置の製造方法を提供することを他の目的とする。
本発明は、上記目的を達成するために、フィールド・プレート電極下の絶縁膜の端部形状を緩やかにしている。ここで、フィールド・プレート構造とは、トランジスタのゲート電極、ドレイン電極間の保護膜上にゲート電極と同電位のフィールド・プレート電極を形成して、動作時のゲート電極端での電界集中を緩和し高耐圧化、高出力化を可能とする構造である。
本発明の第1の態様は、ゲートフィールドプレート構造を有する半導体装置において、半導体基板と;前記半導体基板上に形成されたゲート絶縁膜と;前記半導体基板上に形成された保護絶縁膜と;前記ゲート絶縁膜上に形成されたゲート電極と;前記保護絶縁膜上に形成され、前記ゲート電極と同電位のフィールド・プレート電極とを備える。そして、前記保護絶縁膜は、前記半導体基板の表面に形成され、当該基板内側には形成されない構造とすることを特徴とする。
前記保護絶縁膜は、高密度プラズマCVD法や等方的なウェットエッチング法により成形することが好ましい。
本発明の第2の態様は、LOCOS法による素子分離領域によって分離された領域内に形成された半導体装置において、半導体基板と;前記半導体基板上に形成されたゲート絶縁膜と;LOCOS法によって前記半導体基板上に形成された保護絶縁膜と;前記ゲート絶縁膜上に形成されたゲート電極と;前記保護絶縁膜上に形成され、前記ゲート電極と同電位のフィールド・プレート電極とを備える。そして、前記保護絶縁膜は、前記素子分離領域よりも薄く成形されることを特徴とする。
本発明の第3の態様は、ゲートフィールドプレート構造を有する半導体装置の製造方法において、半導体基板上に高密度プラズマCVD法によって保護絶縁膜を形成する工程と;前記半導体基板上にゲート絶縁膜を形成する工程と;前記ゲート絶縁膜及び前記保護絶縁膜上にゲート電極を形成する工程とを含むことを特徴とする。
本発明の第4の態様は、ゲートフィールドプレート構造を有する半導体装置の製造方法において、半導体基板上に等方性ウェットエッチング法によって保護絶縁膜を形成する工程と;前記半導体基板上にゲート絶縁膜を形成する工程と;前記ゲート絶縁膜及び前記保護絶縁膜上にゲート電極を形成する工程とを含むことを特徴とする。
本発明の第5の態様は、ゲートフィールドプレート構造を有する半導体装置の製造方法において、半導体基板上にLOCOS法によって素子分離領域及び保護絶縁膜を形成する工程と;前記半導体基板上にゲート絶縁膜を形成する工程と;前記ゲート絶縁膜及び前記保護絶縁膜上にゲート電極を形成する工程とを含む。そして、前記保護絶縁膜は、前記素子分離領域よりも薄く成形することを特徴とする。
本発明の何れの態様においても、フィールド・プレート電極下の絶縁膜の端部形状を緩やかにすることができ、フィールド・プレート電極下の絶縁膜の端部で発生する電界集中を効果的に抑制可能となる。その結果、半導体装置の耐圧低下を抑制することができる。
上述した本発明の第1及び第3の態様によれば、ゲートフィールドプレート下の保護絶縁膜がシリコン基板内部に形成されず、シリコン基板表面の平坦性が保たれる。また、保護絶縁膜は端部の傾斜が緩く、ゲート電極下の保護膜厚が急激に変化することが無い。更に、保護絶縁膜の膜厚を素子分離のためのフィールド酸化膜厚とは独立に決めることができ、最良の条件で電解を分散させることができる。その結果、従来に見られるような酸化膜端部での電解集中による耐圧低下を防ぐことが可能となる。
ここで、本発明の第3の態様のように、保護絶縁膜を半導体基板上に形成する際に、等方性ウェットエッチング法を採用した場合には、シリコンのエピタキシャル成長法や高密度プラズマCVD法を用いる必要が無く、低コストでの保護絶縁膜の形成が可能となる。
一方、上述した本発明の第2及び第5の態様によれば、保護絶縁膜を素子分離領域と同様にLOCOS法によって形成するが、保護絶縁膜の方が厚さが薄く、バーズビークの形状が緩やかになる。このため、従来に比べて半導体基板表面の平坦性が保たれ、保護絶縁膜の端部での電解集中による耐圧低下を防ぐことが可能となる。また、一度のフォトリソグラフィー工程により異なる膜厚を有するフィールド酸化膜を形成することが可能となり、製造コストの増大を抑制することができる。
以下、本発明を実施するための最良の形態について、実施例を用いて詳細に説明する。
(第1の実施例)
本発明の第1の実施例に係る半導体装置は、ゲートフィールドプレート構造を有する。後に説明するように、ゲート電極の一部が乗り上げているシリコン酸化膜(保護絶縁)がLOCOS酸化法以外の方法によって形成され、シリコン基板表面の平坦性が保たれている。さらに、シリコン酸化膜(保護絶縁膜)の端部の傾斜が緩く、ゲート電極下の酸化膜厚が急激に変化しないことを特徴とする。
図1(A)〜(D)、図2(E)〜(H)、図3(I)〜(L)、図4(M)〜(N)は、本発明の第1の実施例に係る半導体装置となるLDMOS(横方向拡散MOS)の製造工程を示す。
まず、図1(A)に示すように、N型シリコン基板10上にフォトレジスト112をフォトリソグラフィー技術によりパターニングする。
次に、図1(B)に示すように、フォトレジスト112をマスクとしたエッチングにより、N型シリコン基板10に深さ500nm程度の溝(段差)114を形成する。溝114の形成位置は、保護絶縁膜を形成する領域を規制する周囲の領域である。
その後、図1(C)に示すように、シリコン基板10上のフォトレジスト112を除去する。
次に、図1(D)に示すように、高密度プラズマCVD法により、シリコン基板110の全面にシリコン酸化膜(116a,116b)を300nm程度堆積する。この時、溝114を形成していないシリコン基板110の表面には、端部の堆積角度を(垂直に対して)約60°に保った形でシリコン酸化膜116aが形成される。また、シリコン酸化膜116aとは分離して、溝114の底部にはシリコン酸化膜116bが形成される。
ここで、高密度プラズマCVD工程においては、例えば、プラズマ処理チャンバー側に掛かるデポジションパワー(A=4kW)と、処理基板側に掛かるスパッタパワー(B=3kW)との比(A:B)が約4:3とすることが好ましい。また、基板温度は700℃程度が好ましい。
次に、図2(E)に示すように、シリコン酸化膜116aを覆うように、フォトリソグラフィー法によりフォトレジスト118を形成する。
次に、図2(F)に示すように、フォトレジスト118をマスクとして、溝114の底部のシリコン酸化膜116bを除去する。
その後、図2(G)に示すように、シリコン酸化膜116a上のフォトレジスト118を除去する。なお、図1(D)に示すシリコン酸化膜(116a,116b)の形成工程において、密度の低い通常のプラズマCVDを採用した場合には、シリコン酸化膜116aと116bとが繋がってしまい、段差部の側面にもシリコン酸化膜が形成されることとなる。その結果、フォトレジスト118を除去した後も、段差部の側面にシリコン酸化膜が残ってしまうという不都合が生じる。
次に、図2(H)に示すように、エピタキシャル法によりシリコン基板110と同濃度のシリコン120を、シリコン基板110の表面まで成長させ、シリコン基板110の表面を平坦にする。
次に、図3(I)に示すように、通常のLOCOS法により、膜厚600nm程度の素子分離のためのフィールド酸化膜122を、シリコン基板110上に形成する。
次に、図3(J)に示すように、熱酸化法により20nmのゲート酸化膜124をシリコン基板110上に形成する。
次に、不純物としてリンを含んだ多結晶シリコンをシリコン基板110上に300nmの膜厚で堆積した後、フォトリソグラフィー・エッチング法により、図3(K)に示すように、ゲート電極126を形成する。ゲート電極126は、ゲート酸化膜124のみならず、シリコン酸化膜(保護絶縁膜)112aの上に形成される。これによって、ゲートフィールドプレート構造が形成される。
次に、フォトリソグラフィー・イオン注入法により、ボロンをシリコン基板110の所望の領域に注入し、さらに1100℃、60分程度の熱処理により拡散・活性化させることにより、図3(K)に示すボディ領域128を形成する。
更に、2度のフォトリソグラフィー・イオン注入法により、ヒ素およびボロンをシリコン基板110の所望の領域に注入し、それに引き続く900℃、30分程度の熱処理で活性化させることにより、図3(L)に示すように、ソース・ドレイン領域130a,130b及び、ボディ領域128からの引き出し領域132を形成する。
次に、図4(M)に示すように、CVD法により全面にシリコン酸化膜134を1μm程度堆積し、平坦化する。
その後、図4(N)に示すように、通常の方法により、ソース・ドレイン領域130a、130bに接続されたコンタクト136をシリコン酸化膜134中に形成する。また、シリコン酸化膜134の表面においてコンタクト136と接続されるアルミ配線層138を形成する。
本実施例に係る半導体装置の動作は、通常のゲートフィールドプレート構造を有するLDMOSと同様である。即ち、ソースおよびボディ領域128を接地、ドレイン領域を耐圧以下の正電圧印加の状態で、ゲート電極126に閾値以上の電圧を印加する。これにより、ボディ層表面を反転させてチャネルが形成され、電流がドレインからソースへと流れる。このようなゲート電極126への電圧印加を繰り返すことにより、LDMOSはスイッチング動作を行う。ゲートオフ時には、ゲートフィールドプレート構造により電界を分散させて耐圧を確保することができる。
以上のように第1の実施例によれば、ゲートフィールドプレート(126)下の酸化膜116aがシリコン基板110内部に形成されておらず、シリコン基板110表面の平坦性が保たれる。また、この酸化膜116aは端部の傾斜が緩く、厚みが急激に変化することが無い。更に、保護絶縁膜としてのシリコン酸化膜116aの膜厚を、素子分離のためのフィールド酸化膜122の膜厚とは独立に決めることができる。このため、最良の条件で電解を分散させることができ、従来技術に見られるような酸化膜端部での電解集中による耐圧低下を防ぐことが可能となる。
(第2の実施例)
本発明の第2の実施例に係る半導体装置は、上述した第1の実施例と同様にゲートフィールドプレート構造を有する。後に説明するように、ゲート電極の一部が乗り上げているシリコン酸化膜(保護絶縁膜)がLOCOS酸化法以外の方法によって形成され、シリコン基板表面の平坦性が保たれている。さらに、シリコン酸化膜(保護絶縁膜)の端部の傾斜が緩く、ゲート電極下の酸化膜厚が急激に変化しないことを特徴とする。
図5(A)〜(D)、図6(E)〜(H)、図7(I)〜(J)は、本発明の第2の実施例に係る半導体装置となるLDMOS(横方向拡散MOS)の製造工程を示す。
まず、図5(A)に示すように、N型シリコン基板210上にCVD法により、300nmの厚さのシリコン酸化膜212を形成する。
次に、図5(B)に示すように、シリコン酸化膜212上にCVD法により、300nmの厚さのシリコン窒化膜214を形成する。
次に、フォトリソグラフィー及びエッチング処理により、図5(C)に示すように、保護絶縁膜(ゲートフィールドプレート下の酸化膜)に相当する領域のシリコン窒化膜214をマスク214aとして残す。
次に、残されたシリコン窒化膜214aをマスクとして、ウェットエッチング法によりシリコン酸化膜212を等方的に除去する。当方的なエッチングにより、シリコン酸化膜212の端部は、図5(D)に示すように、内側に湾曲した形状となる。
次に、図6(E)に示すように、通常のLOCOS法により、シリコン基板210上に膜厚600nm程度の素子分離のためのフィールド酸化膜222を形成する。
次に、図6(F)に示すように、熱酸化法により20nmのゲート酸化膜224を、シリコン基板210上に形成する。
次に、不純物としてリンを含んだ多結晶シリコンを、シリコン基板210上に300nm堆積した後、フォトリソグラフィー・エッチング法により、図6(G)に示すように、ゲート電極226を形成する。ゲート電極226は、ゲート酸化膜224のみならず、シリコン酸化膜(保護絶縁膜)212aの上に形成される。これによって、ゲートフィールドプレート構造が形成される。
次に、フォトリソグラフィー・イオン注入法により、ボロンをシリコン基板210の所望の領域に注入し、さらに1100℃、60分程度の熱処理により拡散・活性化させることにより、図6(G)に示すボディ領域228を形成する。
更に、2度のフォトリソグラフィー・イオン注入法により、ヒ素およびボロンをシリコン基板210の所望の領域に注入し、それに引き続く900℃、30分程度の熱処理で活性化させることにより、図6(H)に示すように、ソース・ドレイン領域230a,230b及び、ボディ領域228からの引き出し領域232を形成する。
次に、図7(I)に示すように、CVD法により全面にシリコン酸化膜234を1μm程度堆積し、平坦化する。
その後、図7(J)に示すように、通常の方法により、ソース・ドレイン領域230a、230bに接続されたコンタクト236をシリコン酸化膜234中に形成する。また、シリコン酸化膜234の表面においてコンタクト236と接続されるアルミ配線層238を形成する。
本実施例に係る半導体装置の動作は、上述した第1の実施例と同様である。即ち、ソースおよびボディ領域228を接地、ドレイン領域を耐圧以下の正電圧印加の状態で、ゲート電極226に閾値以上の電圧を印加する。これにより、ボディ層表面を反転させてチャネルが形成され、電流がドレインからソースへと流れる。このようなゲート電極226への電圧印加を繰り返すことにより、LDMOSはスイッチング動作を行う。ゲートオフ時には、ゲートフィールドプレート構造により電界を分散させて耐圧を確保することができる。
以上のように第2の実施例によれば、ゲートフィールドプレート(226)下の酸化膜212aがシリコン基板210内部に形成されず、シリコン基板210表面の平坦性が保たれる。また、この酸化膜212aは端部の傾斜が緩く、厚みが急激に変化することが無い。更に、保護絶縁膜としてのシリコン酸化膜1212aの膜厚を、素子分離のためのフィールド酸化膜222の膜厚とは独立に決めることができる。このため、最良の条件で電解を分散させることができ、従来技術に見られるような酸化膜端部での電解集中による耐圧低下を防ぐことが可能となる。
加えて、本発明の第2の実施例によれば、保護酸化膜(212a)を形成するのにシリコンのエピタキシャル成長法や高密度プラズマCVD法を用いる必要が無い。このため、第1の実施例よりも低コストで半導体装置を製造することが可能となる。
(第3の実施例)
本発明の第3実施例に係る半導体装置は、上述した第1、第2の実施例と同様にゲートフィールドプレート構造を有する。後に説明するように、ゲート電極の一部が乗り上げているシリコン酸化膜がLOCOS酸化法により形成されるが、他の素子分離のためのフィールド酸化膜よりも薄くなっている。このため、従来の構造に比べてシリコン基板表面の平坦性が保たれている。さらに、シリコン酸化膜(保護絶縁膜)の端部の傾斜が緩く、ゲート電極下の酸化膜厚が急激に変化しないことを特徴とする。
図8(A)〜(D)、図9(E)〜(G)、図10(H)〜(I)は、本発明の第3の実施例に係る半導体装置となるLDMOS(横方向拡散MOS)の製造工程を示す。
まず、図8(A)に示すように、N型シリコン基板310上に熱酸化法によりシリコン酸化膜312を50nmの厚さで形成する。
次に、図8(B)に示すように、シリコン酸化膜312上にCVD法によりシリコン窒化膜314を200nmの厚さで堆積する。
次に、図8(C)に示すように、フォトリソグラフィー・エッチング法により、最終的にフィールド酸化膜となる領域のシリコン窒化膜314を除去し、マスクパターン314aを形成する。この時、ゲートフィールドプレート下のシリコン酸化膜が形成される領域においては、0.2μm幅のライン・アンド・スペースで溝315を形成する。なお、溝315はライン・アンド・スペースでなく、ドット状、マトリックス状など他の形状を採用することができる。
次に、シリコン窒化膜314aをマスクとして、1000℃の熱酸化法により、露出したシリコン基板表面を酸化して膜厚600nm程度の厚いフィールド酸化膜322を形成する。この時、溝315に挟まれた領域もある程度酸化されることにより、ゲートフィールドプレートが形成される領域においては、膜厚300nm程度の薄いフィールド酸化膜322aが形成される。その後、図8(D)に示すように、エッチング法によりシリコン窒化膜314とシリコン酸化膜312をシリコン基板310から除去する。
次に、図9(E)に示すように、熱酸化法により20nmのゲート酸化膜324をシリコン基板310上に形成する。
次に、不純物としてリンを含んだ多結晶シリコンを、シリコン基板310上に300nm堆積した後、フォトリソグラフィー・エッチング法により、図9(F)に示すように、ゲート電極326を形成する。ゲート電極326は、ゲート酸化膜324のみならず、フィールド酸化膜(保護絶縁膜)332aの上に形成される。これによって、ゲートフィールドプレート構造が形成される。
次に、フォトリソグラフィー・イオン注入法により、ボロンをシリコン基板310の所望の領域に注入し、さらに1100℃、60分程度の熱処理により拡散・活性化させることにより、図9(F)に示すボディ領域328を形成する。
更に、2度のフォトリソグラフィー・イオン注入法により、ヒ素およびボロンを所望の領域に注入し、それに引き続く900℃、30分程度の熱処理で活性化させることにより、図9(G)に示すように、ソース・ドレイン領域330a,330b及び、ボディ領域328からの引き出し領域332を形成する。
次に、図10(H)に示すように、CVD法により全面にシリコン酸化膜334を1μm程度堆積し、平坦化する。
その後、図10(I)に示すように、通常の方法により、ソース・ドレイン領域330a、330bに接続されたコンタクト336をシリコン酸化膜334中に形成する。また、シリコン酸化膜334の表面においてコンタクト336と接続されるアルミ配線層338を形成する。
本実施例に係る半導体装置の動作は、上述した第1及び第2の実施例と同様である。即ち、ソースおよびボディ領域328を接地、ドレイン領域を耐圧以下の正電圧印加の状態で、ゲート電極326に閾値以上の電圧を印加する。これにより、ボディ層表面を反転させてチャネルが形成され、電流がドレインからソースへと流れる。このようなゲート電極326への電圧印加を繰り返すことにより、LDMOSはスイッチング動作を行う。ゲートオフ時には、ゲートフィールドプレート構造により電界を分散させて耐圧を確保することができる。
以上のように本発明の第3の実施例によれば、ゲートフィールドプレート下の保護絶縁膜を素子分離領域と同様にLOCOS法によって形成するが、保護絶縁膜の方が厚さが薄く、バーズビークの形状が緩やかになる。このため、従来の構造以上にシリコン基板表面の平坦性が確保される。その結果、保護絶縁膜の端部での電解集中による耐圧低下を防ぐことが可能となる。
また、一度のフォトリソグラフィー工程により異なる膜厚を有するフィールド酸化膜(322,322a)を形成することができるため、製造コストの増大を抑制することができる。
以上、本発明の実施例について説明したが、本発明は特許請求の範囲に記載された技術的思想の範囲内において、適宜設計変更が可能である。
図1(A)〜(D)は、本発明の第1実施例に係る半導体装置の製造方法の一部を示す断面図である。 図2(E)〜(H)は、本発明の第1実施例に係る半導体装置の製造方法の一部を示す断面図である。 図3(I)〜(L)は、本発明の第1実施例に係る半導体装置の製造方法の一部を示す断面図である。 図4(M)、(N)は、本発明の第1実施例に係る半導体装置の製造方法の一部を示す断面図である。 図5(A)〜(D)は、本発明の第2実施例に係る半導体装置の製造方法の一部を示す断面図である。 図6(E)〜(H)は、本発明の第2実施例に係る半導体装置の製造方法の一部を示す断面図である。 図7(I)、(J)は、本発明の第2実施例に係る半導体装置の製造方法の一部を示す断面図である。 図8(A)〜(D)は、本発明の第3実施例に係る半導体装置の製造方法の一部を示す断面図である。 図9(E)〜(G)は、本発明の第3実施例に係る半導体装置の製造方法の一部を示す断面図である。 図10(H)、(I)は、本発明の第3実施例に係る半導体装置の製造方法の一部を示す断面図である。 図11は、従来の半導体装置の構造を示す断面図である。
符号の説明
110,210,310 シリコン基板
114 溝
116a,212a シリコン酸化膜(保護絶縁膜)
122,222,322 LOCOS酸化膜(素子分離領域)
124,224,324 ゲート酸化膜
126,226,326 ゲート電極
322a LOCOS酸化膜(保護絶縁膜)

Claims (5)

  1. 表面に保護絶縁膜形成領域を備えた半導体基板を準備する工程と、
    前記保護絶縁膜形成領域の周囲の前記半導体基板の表面に溝を形成する工程と、
    前記溝を形成した後に、前記保護絶縁膜形成領域上に高密度プラズマCVD法によって絶縁膜を堆積してテーパー形状の保護絶縁膜を形成する工程と、
    前記溝を前記半導体基板と同一導電型の半導体層で埋め込む工程と、
    前記半導体層の表面に、前記保護絶縁膜に接続され前記半導体層の表面からの膜厚が前記保護絶縁膜よりも薄いゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上及び前記保護絶縁膜上に跨るゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
  2. 前記高密度プラズマCVD法による処理において、プラズマ処理チャンバー側に掛かるデポジションパワー(A)と、処理基板側に掛かるスパッタパワー(B)との比(A:B)を、約4:3とすることを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記ゲート電極形成後に、前記半導体層にイオン注入を行いソース層及びドレイン層を形成する工程を有することを特徴とする請求項1又は2に記載の半導体装置の製造方法。
  4. 前記ソース層、前記ドレイン層、及び前記ゲート電極を含む半導体素子を他の半導体素子形成領域と絶縁する素子分離層を形成することを特徴とする請求項3に記載の半導体装置の製造方法。
  5. 表面に保護絶縁膜形成領域を備えた半導体基板を準備する工程と、
    前記保護絶縁膜形成領域の周囲の前記半導体基板の表面に溝を形成する工程と、
    前記溝を形成した後に、前記保護絶縁膜形成領域上及び前記溝の底面に高密度プラズマCVD法によって絶縁膜を堆積してテーパー形状の保護絶縁膜を形成する工程と、
    前記溝の底面に形成された前記絶縁膜を除去する工程と、
    前記溝を前記半導体基板と同一導電型の半導体層で埋め込む工程と、
    前記半導体層の表面に、前記保護絶縁膜に接続され前記半導体層の表面からの膜厚が前記保護絶縁膜よりも薄いゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上及び前記保護絶縁膜上に跨るゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
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