JP4611270B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、ゲートフィールドプレート構造を採用した半導体装置及びその製造方法に関する。
ＭＯＳ型半導体素子において、例えば下記の非特許文献１に示されているように、ソース・ドレイン間耐圧を確保する手段として、ゲートフィールドプレート構造を採用している。ゲートフィールドプレート構造は、通常ＬＯＣＯＳ法により形成したフィールド酸化膜の上部にゲート電極の端部が乗り上げるように形成する。これにより、ゲートオフ時の電界を分散させて耐圧を確保することができる。一般には、２０Ｖ程度以上の耐圧を有する横型のＭＯＳ型半導体素子に適用される。
A. Kitamura, et al., "self-Isolated and High PerformanceComplementary Lateral DMOSFETs with Surrounding-Body Regions" Proceedings ofISPSD, p.42 (1995)
A. Kitamura, et al., "self-Isolated and High PerformanceComplementary Lateral DMOSFETs with Surrounding-Body Regions" Proceedings ofISPSD, p.42 (1995)
図１１に、従来技術による半導体装置である横型二重拡散ＭＯＳ（ＬＤＭＯＳ）構造を示す。なお、図１１において、シリコン基板１０にはＬＯＣＯＳ法によって素子分離領域としてのフィールド酸化膜２２が形成されている。シリコン基板１０上にはゲート酸化膜２４を介してゲート電極２６が形成されている。このゲート電極２６がフィールド酸化膜２２に乗り上げた状態となっている。なお、符号２８はボディ領域；３０ａ，３０ｂはソース・ドレイン領域；３２はボディ領域からの引き出し領域；３４はシリコン酸化膜；３６はコンタクト；３８はアルミ配線層を示す。
しかしながら、上記構成の半導体装置では、ゲート電極が乗り上げるフィールド酸化膜を、素子分離に用いる他のフィールド酸化膜と同時に形成するため、種々の問題が発生していた。
ゲート電極の一部が乗り上げているフィールド酸化膜２２は、他のフィールド酸化膜（素子分離領域）２２と同様に、例えば６００ｎｍ程度の膜厚を有する。このうち３００ｎｍ程度は、シリコン基板１０の表面より下部に形成されたものである。このため、ソースおよびボディ領域２８を接地し、ドレイン領域を正電圧印加の状態にした場合、シリコン基板１０と接するフィールド酸化膜端部Ａ（図中、破線の円で囲った部分）において電解集中が起こりやすく、耐圧低下の原因となっていた。
本発明は、上記のような状況に鑑みて成されたものであり、フィールド・プレート電極下の絶縁膜における電界集中を抑制可能な半導体装置を提供することを目的とする。
また、本発明は、フィールド・プレート電極下の絶縁膜における電界集中を抑制可能な半導体装置の製造方法を提供することを他の目的とする。
本発明は、上記目的を達成するために、フィールド・プレート電極下の絶縁膜の端部形状を緩やかにしている。ここで、フィールド・プレート構造とは、トランジスタのゲート電極、ドレイン電極間の保護膜上にゲート電極と同電位のフィールド・プレート電極を形成して、動作時のゲート電極端での電界集中を緩和し高耐圧化、高出力化を可能とする構造である。
本発明の第１の態様は、ゲートフィールドプレート構造を有する半導体装置において、半導体基板と；前記半導体基板上に形成されたゲート絶縁膜と；前記半導体基板上に形成された保護絶縁膜と；前記ゲート絶縁膜上に形成されたゲート電極と；前記保護絶縁膜上に形成され、前記ゲート電極と同電位のフィールド・プレート電極とを備える。そして、前記保護絶縁膜は、前記半導体基板の表面に形成され、当該基板内側には形成されない構造とすることを特徴とする。
前記保護絶縁膜は、高密度プラズマＣＶＤ法や等方的なウェットエッチング法により成形することが好ましい。
本発明の第２の態様は、ＬＯＣＯＳ法による素子分離領域によって分離された領域内に形成された半導体装置において、半導体基板と；前記半導体基板上に形成されたゲート絶縁膜と；ＬＯＣＯＳ法によって前記半導体基板上に形成された保護絶縁膜と；前記ゲート絶縁膜上に形成されたゲート電極と；前記保護絶縁膜上に形成され、前記ゲート電極と同電位のフィールド・プレート電極とを備える。そして、前記保護絶縁膜は、前記素子分離領域よりも薄く成形されることを特徴とする。
本発明の第３の態様は、ゲートフィールドプレート構造を有する半導体装置の製造方法において、半導体基板上に高密度プラズマＣＶＤ法によって保護絶縁膜を形成する工程と；前記半導体基板上にゲート絶縁膜を形成する工程と；前記ゲート絶縁膜及び前記保護絶縁膜上にゲート電極を形成する工程とを含むことを特徴とする。
本発明の第４の態様は、ゲートフィールドプレート構造を有する半導体装置の製造方法において、半導体基板上に等方性ウェットエッチング法によって保護絶縁膜を形成する工程と；前記半導体基板上にゲート絶縁膜を形成する工程と；前記ゲート絶縁膜及び前記保護絶縁膜上にゲート電極を形成する工程とを含むことを特徴とする。
本発明の第５の態様は、ゲートフィールドプレート構造を有する半導体装置の製造方法において、半導体基板上にＬＯＣＯＳ法によって素子分離領域及び保護絶縁膜を形成する工程と；前記半導体基板上にゲート絶縁膜を形成する工程と；前記ゲート絶縁膜及び前記保護絶縁膜上にゲート電極を形成する工程とを含む。そして、前記保護絶縁膜は、前記素子分離領域よりも薄く成形することを特徴とする。
本発明の何れの態様においても、フィールド・プレート電極下の絶縁膜の端部形状を緩やかにすることができ、フィールド・プレート電極下の絶縁膜の端部で発生する電界集中を効果的に抑制可能となる。その結果、半導体装置の耐圧低下を抑制することができる。
上述した本発明の第１及び第３の態様によれば、ゲートフィールドプレート下の保護絶縁膜がシリコン基板内部に形成されず、シリコン基板表面の平坦性が保たれる。また、保護絶縁膜は端部の傾斜が緩く、ゲート電極下の保護膜厚が急激に変化することが無い。更に、保護絶縁膜の膜厚を素子分離のためのフィールド酸化膜厚とは独立に決めることができ、最良の条件で電解を分散させることができる。その結果、従来に見られるような酸化膜端部での電解集中による耐圧低下を防ぐことが可能となる。
ここで、本発明の第３の態様のように、保護絶縁膜を半導体基板上に形成する際に、等方性ウェットエッチング法を採用した場合には、シリコンのエピタキシャル成長法や高密度プラズマＣＶＤ法を用いる必要が無く、低コストでの保護絶縁膜の形成が可能となる。
一方、上述した本発明の第２及び第５の態様によれば、保護絶縁膜を素子分離領域と同様にＬＯＣＯＳ法によって形成するが、保護絶縁膜の方が厚さが薄く、バーズビークの形状が緩やかになる。このため、従来に比べて半導体基板表面の平坦性が保たれ、保護絶縁膜の端部での電解集中による耐圧低下を防ぐことが可能となる。また、一度のフォトリソグラフィー工程により異なる膜厚を有するフィールド酸化膜を形成することが可能となり、製造コストの増大を抑制することができる。
以下、本発明を実施するための最良の形態について、実施例を用いて詳細に説明する。
（第１の実施例）
本発明の第１の実施例に係る半導体装置は、ゲートフィールドプレート構造を有する。後に説明するように、ゲート電極の一部が乗り上げているシリコン酸化膜（保護絶縁）がＬＯＣＯＳ酸化法以外の方法によって形成され、シリコン基板表面の平坦性が保たれている。さらに、シリコン酸化膜（保護絶縁膜）の端部の傾斜が緩く、ゲート電極下の酸化膜厚が急激に変化しないことを特徴とする。
本発明の第１の実施例に係る半導体装置は、ゲートフィールドプレート構造を有する。後に説明するように、ゲート電極の一部が乗り上げているシリコン酸化膜（保護絶縁）がＬＯＣＯＳ酸化法以外の方法によって形成され、シリコン基板表面の平坦性が保たれている。さらに、シリコン酸化膜（保護絶縁膜）の端部の傾斜が緩く、ゲート電極下の酸化膜厚が急激に変化しないことを特徴とする。
図１（Ａ）〜（Ｄ）、図２（Ｅ）〜（Ｈ）、図３（Ｉ）〜（Ｌ）、図４（Ｍ）〜（Ｎ）は、本発明の第1の実施例に係る半導体装置となるＬＤＭＯＳ（横方向拡散ＭＯＳ）の製造工程を示す。
まず、図１（Ａ）に示すように、Ｎ型シリコン基板１０上にフォトレジスト１１２をフォトリソグラフィー技術によりパターニングする。
次に、図１（Ｂ）に示すように、フォトレジスト１１２をマスクとしたエッチングにより、Ｎ型シリコン基板１０に深さ５００ｎｍ程度の溝（段差）１１４を形成する。溝１１４の形成位置は、保護絶縁膜を形成する領域を規制する周囲の領域である。
その後、図１（Ｃ）に示すように、シリコン基板１０上のフォトレジスト１１２を除去する。
次に、図１（Ｄ）に示すように、高密度プラズマＣＶＤ法により、シリコン基板１１０の全面にシリコン酸化膜（１１６ａ，１１６ｂ）を３００ｎｍ程度堆積する。この時、溝１１４を形成していないシリコン基板１１０の表面には、端部の堆積角度を（垂直に対して）約６０°に保った形でシリコン酸化膜１１６ａが形成される。また、シリコン酸化膜１１６ａとは分離して、溝１１４の底部にはシリコン酸化膜１１６ｂが形成される。
ここで、高密度プラズマＣＶＤ工程においては、例えば、プラズマ処理チャンバー側に掛かるデポジションパワー（Ａ＝４ｋＷ）と、処理基板側に掛かるスパッタパワー（Ｂ＝３ｋＷ）との比（Ａ：Ｂ）が約４：３とすることが好ましい。また、基板温度は７００℃程度が好ましい。
次に、図２（Ｅ）に示すように、シリコン酸化膜１１６ａを覆うように、フォトリソグラフィー法によりフォトレジスト１１８を形成する。
次に、図２（Ｆ）に示すように、フォトレジスト１１８をマスクとして、溝１１４の底部のシリコン酸化膜１１６ｂを除去する。
その後、図２（Ｇ）に示すように、シリコン酸化膜１１６ａ上のフォトレジスト１１８を除去する。なお、図１（Ｄ）に示すシリコン酸化膜（１１６ａ，１１６ｂ）の形成工程において、密度の低い通常のプラズマＣＶＤを採用した場合には、シリコン酸化膜１１６ａと１１６ｂとが繋がってしまい、段差部の側面にもシリコン酸化膜が形成されることとなる。その結果、フォトレジスト１１８を除去した後も、段差部の側面にシリコン酸化膜が残ってしまうという不都合が生じる。
次に、図２（Ｈ）に示すように、エピタキシャル法によりシリコン基板１１０と同濃度のシリコン１２０を、シリコン基板１１０の表面まで成長させ、シリコン基板１１０の表面を平坦にする。
次に、図３（Ｉ）に示すように、通常のＬＯＣＯＳ法により、膜厚６００ｎｍ程度の素子分離のためのフィールド酸化膜１２２を、シリコン基板１１０上に形成する。
次に、図３（Ｊ）に示すように、熱酸化法により２０ｎｍのゲート酸化膜１２４をシリコン基板１１０上に形成する。
次に、不純物としてリンを含んだ多結晶シリコンをシリコン基板１１０上に３００ｎｍの膜厚で堆積した後、フォトリソグラフィー・エッチング法により、図３（Ｋ）に示すように、ゲート電極１２６を形成する。ゲート電極１２６は、ゲート酸化膜１２４のみならず、シリコン酸化膜（保護絶縁膜）１１２ａの上に形成される。これによって、ゲートフィールドプレート構造が形成される。
次に、フォトリソグラフィー・イオン注入法により、ボロンをシリコン基板１１０の所望の領域に注入し、さらに１１００℃、６０分程度の熱処理により拡散・活性化させることにより、図３（Ｋ）に示すボディ領域１２８を形成する。
更に、２度のフォトリソグラフィー・イオン注入法により、ヒ素およびボロンをシリコン基板１１０の所望の領域に注入し、それに引き続く９００℃、３０分程度の熱処理で活性化させることにより、図３（Ｌ）に示すように、ソース・ドレイン領域１３０ａ，１３０ｂ及び、ボディ領域１２８からの引き出し領域１３２を形成する。
次に、図４（Ｍ）に示すように、ＣＶＤ法により全面にシリコン酸化膜１３４を１μｍ程度堆積し、平坦化する。
その後、図４（Ｎ）に示すように、通常の方法により、ソース・ドレイン領域１３０ａ、１３０ｂに接続されたコンタクト１３６をシリコン酸化膜１３４中に形成する。また、シリコン酸化膜１３４の表面においてコンタクト１３６と接続されるアルミ配線層１３８を形成する。
本実施例に係る半導体装置の動作は、通常のゲートフィールドプレート構造を有するＬＤＭＯＳと同様である。即ち、ソースおよびボディ領域１２８を接地、ドレイン領域を耐圧以下の正電圧印加の状態で、ゲート電極１２６に閾値以上の電圧を印加する。これにより、ボディ層表面を反転させてチャネルが形成され、電流がドレインからソースへと流れる。このようなゲート電極１２６への電圧印加を繰り返すことにより、ＬＤＭＯＳはスイッチング動作を行う。ゲートオフ時には、ゲートフィールドプレート構造により電界を分散させて耐圧を確保することができる。
以上のように第１の実施例によれば、ゲートフィールドプレート（１２６）下の酸化膜１１６ａがシリコン基板１１０内部に形成されておらず、シリコン基板１１０表面の平坦性が保たれる。また、この酸化膜１１６ａは端部の傾斜が緩く、厚みが急激に変化することが無い。更に、保護絶縁膜としてのシリコン酸化膜１１６ａの膜厚を、素子分離のためのフィールド酸化膜１２２の膜厚とは独立に決めることができる。このため、最良の条件で電解を分散させることができ、従来技術に見られるような酸化膜端部での電解集中による耐圧低下を防ぐことが可能となる。
（第２の実施例）
本発明の第２の実施例に係る半導体装置は、上述した第１の実施例と同様にゲートフィールドプレート構造を有する。後に説明するように、ゲート電極の一部が乗り上げているシリコン酸化膜（保護絶縁膜）がＬＯＣＯＳ酸化法以外の方法によって形成され、シリコン基板表面の平坦性が保たれている。さらに、シリコン酸化膜（保護絶縁膜）の端部の傾斜が緩く、ゲート電極下の酸化膜厚が急激に変化しないことを特徴とする。
本発明の第２の実施例に係る半導体装置は、上述した第１の実施例と同様にゲートフィールドプレート構造を有する。後に説明するように、ゲート電極の一部が乗り上げているシリコン酸化膜（保護絶縁膜）がＬＯＣＯＳ酸化法以外の方法によって形成され、シリコン基板表面の平坦性が保たれている。さらに、シリコン酸化膜（保護絶縁膜）の端部の傾斜が緩く、ゲート電極下の酸化膜厚が急激に変化しないことを特徴とする。
図５（Ａ）〜（Ｄ）、図６（Ｅ）〜（Ｈ）、図７（Ｉ）〜（Ｊ）は、本発明の第２の実施例に係る半導体装置となるＬＤＭＯＳ（横方向拡散ＭＯＳ）の製造工程を示す。
まず、図５（Ａ）に示すように、Ｎ型シリコン基板２１０上にＣＶＤ法により、３００ｎｍの厚さのシリコン酸化膜２１２を形成する。
次に、図５（Ｂ）に示すように、シリコン酸化膜２１２上にＣＶＤ法により、３００ｎｍの厚さのシリコン窒化膜２１４を形成する。
次に、フォトリソグラフィー及びエッチング処理により、図５（Ｃ）に示すように、保護絶縁膜（ゲートフィールドプレート下の酸化膜）に相当する領域のシリコン窒化膜２１４をマスク２１４ａとして残す。
次に、残されたシリコン窒化膜２１４ａをマスクとして、ウェットエッチング法によりシリコン酸化膜２１２を等方的に除去する。当方的なエッチングにより、シリコン酸化膜２１２の端部は、図５（Ｄ）に示すように、内側に湾曲した形状となる。
次に、図６（Ｅ）に示すように、通常のＬＯＣＯＳ法により、シリコン基板２１０上に膜厚６００ｎｍ程度の素子分離のためのフィールド酸化膜２２２を形成する。
次に、図６（Ｆ）に示すように、熱酸化法により２０ｎｍのゲート酸化膜２２４を、シリコン基板２１０上に形成する。
次に、不純物としてリンを含んだ多結晶シリコンを、シリコン基板２１０上に３００ｎｍ堆積した後、フォトリソグラフィー・エッチング法により、図６（Ｇ）に示すように、ゲート電極２２６を形成する。ゲート電極２２６は、ゲート酸化膜２２４のみならず、シリコン酸化膜（保護絶縁膜）２１２ａの上に形成される。これによって、ゲートフィールドプレート構造が形成される。
次に、フォトリソグラフィー・イオン注入法により、ボロンをシリコン基板２１０の所望の領域に注入し、さらに１１００℃、６０分程度の熱処理により拡散・活性化させることにより、図６（Ｇ）に示すボディ領域２２８を形成する。
更に、２度のフォトリソグラフィー・イオン注入法により、ヒ素およびボロンをシリコン基板２１０の所望の領域に注入し、それに引き続く９００℃、３０分程度の熱処理で活性化させることにより、図６（Ｈ）に示すように、ソース・ドレイン領域２３０ａ，２３０ｂ及び、ボディ領域２２８からの引き出し領域２３２を形成する。
次に、図７（Ｉ）に示すように、ＣＶＤ法により全面にシリコン酸化膜２３４を１μｍ程度堆積し、平坦化する。
その後、図７（Ｊ）に示すように、通常の方法により、ソース・ドレイン領域２３０ａ、２３０ｂに接続されたコンタクト２３６をシリコン酸化膜２３４中に形成する。また、シリコン酸化膜２３４の表面においてコンタクト２３６と接続されるアルミ配線層２３８を形成する。
本実施例に係る半導体装置の動作は、上述した第１の実施例と同様である。即ち、ソースおよびボディ領域２２８を接地、ドレイン領域を耐圧以下の正電圧印加の状態で、ゲート電極２２６に閾値以上の電圧を印加する。これにより、ボディ層表面を反転させてチャネルが形成され、電流がドレインからソースへと流れる。このようなゲート電極２２６への電圧印加を繰り返すことにより、ＬＤＭＯＳはスイッチング動作を行う。ゲートオフ時には、ゲートフィールドプレート構造により電界を分散させて耐圧を確保することができる。
以上のように第２の実施例によれば、ゲートフィールドプレート（２２６）下の酸化膜２１２ａがシリコン基板２１０内部に形成されず、シリコン基板２１０表面の平坦性が保たれる。また、この酸化膜２１２ａは端部の傾斜が緩く、厚みが急激に変化することが無い。更に、保護絶縁膜としてのシリコン酸化膜１２１２ａの膜厚を、素子分離のためのフィールド酸化膜２２２の膜厚とは独立に決めることができる。このため、最良の条件で電解を分散させることができ、従来技術に見られるような酸化膜端部での電解集中による耐圧低下を防ぐことが可能となる。
加えて、本発明の第２の実施例によれば、保護酸化膜（２１２ａ）を形成するのにシリコンのエピタキシャル成長法や高密度プラズマＣＶＤ法を用いる必要が無い。このため、第１の実施例よりも低コストで半導体装置を製造することが可能となる。
（第３の実施例）
本発明の第３実施例に係る半導体装置は、上述した第１、第２の実施例と同様にゲートフィールドプレート構造を有する。後に説明するように、ゲート電極の一部が乗り上げているシリコン酸化膜がＬＯＣＯＳ酸化法により形成されるが、他の素子分離のためのフィールド酸化膜よりも薄くなっている。このため、従来の構造に比べてシリコン基板表面の平坦性が保たれている。さらに、シリコン酸化膜（保護絶縁膜）の端部の傾斜が緩く、ゲート電極下の酸化膜厚が急激に変化しないことを特徴とする。
本発明の第３実施例に係る半導体装置は、上述した第１、第２の実施例と同様にゲートフィールドプレート構造を有する。後に説明するように、ゲート電極の一部が乗り上げているシリコン酸化膜がＬＯＣＯＳ酸化法により形成されるが、他の素子分離のためのフィールド酸化膜よりも薄くなっている。このため、従来の構造に比べてシリコン基板表面の平坦性が保たれている。さらに、シリコン酸化膜（保護絶縁膜）の端部の傾斜が緩く、ゲート電極下の酸化膜厚が急激に変化しないことを特徴とする。
図８（Ａ）〜（Ｄ）、図９（Ｅ）〜（Ｇ）、図１０（Ｈ）〜（Ｉ）は、本発明の第３の実施例に係る半導体装置となるＬＤＭＯＳ（横方向拡散ＭＯＳ）の製造工程を示す。
まず、図８（Ａ）に示すように、Ｎ型シリコン基板３１０上に熱酸化法によりシリコン酸化膜３１２を５０ｎｍの厚さで形成する。
次に、図８（Ｂ）に示すように、シリコン酸化膜３１２上にＣＶＤ法によりシリコン窒化膜３１４を２００ｎｍの厚さで堆積する。
次に、図８（Ｃ）に示すように、フォトリソグラフィー・エッチング法により、最終的にフィールド酸化膜となる領域のシリコン窒化膜３１４を除去し、マスクパターン３１４ａを形成する。この時、ゲートフィールドプレート下のシリコン酸化膜が形成される領域においては、０．２μｍ幅のライン・アンド・スペースで溝３１５を形成する。なお、溝３１５はライン・アンド・スペースでなく、ドット状、マトリックス状など他の形状を採用することができる。
次に、シリコン窒化膜３１４ａをマスクとして、１０００℃の熱酸化法により、露出したシリコン基板表面を酸化して膜厚６００ｎｍ程度の厚いフィールド酸化膜３２２を形成する。この時、溝３１５に挟まれた領域もある程度酸化されることにより、ゲートフィールドプレートが形成される領域においては、膜厚３００ｎｍ程度の薄いフィールド酸化膜３２２ａが形成される。その後、図８（Ｄ）に示すように、エッチング法によりシリコン窒化膜３１４とシリコン酸化膜３１２をシリコン基板３１０から除去する。
次に、図９（Ｅ）に示すように、熱酸化法により２０ｎｍのゲート酸化膜３２４をシリコン基板３１０上に形成する。
次に、不純物としてリンを含んだ多結晶シリコンを、シリコン基板３１０上に３００ｎｍ堆積した後、フォトリソグラフィー・エッチング法により、図９（Ｆ）に示すように、ゲート電極３２６を形成する。ゲート電極３２６は、ゲート酸化膜３２４のみならず、フィールド酸化膜（保護絶縁膜）３３２ａの上に形成される。これによって、ゲートフィールドプレート構造が形成される。
次に、フォトリソグラフィー・イオン注入法により、ボロンをシリコン基板３１０の所望の領域に注入し、さらに１１００℃、６０分程度の熱処理により拡散・活性化させることにより、図９（Ｆ）に示すボディ領域３２８を形成する。
更に、２度のフォトリソグラフィー・イオン注入法により、ヒ素およびボロンを所望の領域に注入し、それに引き続く９００℃、３０分程度の熱処理で活性化させることにより、図９（Ｇ）に示すように、ソース・ドレイン領域３３０ａ，３３０ｂ及び、ボディ領域３２８からの引き出し領域３３２を形成する。
次に、図１０（Ｈ）に示すように、ＣＶＤ法により全面にシリコン酸化膜３３４を１μｍ程度堆積し、平坦化する。
その後、図１０（Ｉ）に示すように、通常の方法により、ソース・ドレイン領域３３０ａ、３３０ｂに接続されたコンタクト３３６をシリコン酸化膜３３４中に形成する。また、シリコン酸化膜３３４の表面においてコンタクト３３６と接続されるアルミ配線層３３８を形成する。
本実施例に係る半導体装置の動作は、上述した第１及び第２の実施例と同様である。即ち、ソースおよびボディ領域３２８を接地、ドレイン領域を耐圧以下の正電圧印加の状態で、ゲート電極３２６に閾値以上の電圧を印加する。これにより、ボディ層表面を反転させてチャネルが形成され、電流がドレインからソースへと流れる。このようなゲート電極３２６への電圧印加を繰り返すことにより、ＬＤＭＯＳはスイッチング動作を行う。ゲートオフ時には、ゲートフィールドプレート構造により電界を分散させて耐圧を確保することができる。
以上のように本発明の第３の実施例によれば、ゲートフィールドプレート下の保護絶縁膜を素子分離領域と同様にＬＯＣＯＳ法によって形成するが、保護絶縁膜の方が厚さが薄く、バーズビークの形状が緩やかになる。このため、従来の構造以上にシリコン基板表面の平坦性が確保される。その結果、保護絶縁膜の端部での電解集中による耐圧低下を防ぐことが可能となる。
また、一度のフォトリソグラフィー工程により異なる膜厚を有するフィールド酸化膜（３２２，３２２ａ）を形成することができるため、製造コストの増大を抑制することができる。
また、一度のフォトリソグラフィー工程により異なる膜厚を有するフィールド酸化膜（３２２，３２２ａ）を形成することができるため、製造コストの増大を抑制することができる。
以上、本発明の実施例について説明したが、本発明は特許請求の範囲に記載された技術的思想の範囲内において、適宜設計変更が可能である。
１１０，２１０，３１０ シリコン基板
１１４ 溝
１１６ａ，２１２ａ シリコン酸化膜（保護絶縁膜）
１２２，２２２，３２２ ＬＯＣＯＳ酸化膜（素子分離領域）
１２４，２２４，３２４ ゲート酸化膜
１２６，２２６，３２６ ゲート電極
３２２ａ ＬＯＣＯＳ酸化膜（保護絶縁膜）
１１４ 溝
１１６ａ，２１２ａ シリコン酸化膜（保護絶縁膜）
１２２，２２２，３２２ ＬＯＣＯＳ酸化膜（素子分離領域）
１２４，２２４，３２４ ゲート酸化膜
１２６，２２６，３２６ ゲート電極
３２２ａ ＬＯＣＯＳ酸化膜（保護絶縁膜）
Claims (5)
- 表面に保護絶縁膜形成領域を備えた半導体基板を準備する工程と、
前記保護絶縁膜形成領域の周囲の前記半導体基板の表面に溝を形成する工程と、
前記溝を形成した後に、前記保護絶縁膜形成領域上に高密度プラズマＣＶＤ法によって絶縁膜を堆積してテーパー形状の保護絶縁膜を形成する工程と、
前記溝を前記半導体基板と同一導電型の半導体層で埋め込む工程と、
前記半導体層の表面に、前記保護絶縁膜に接続され前記半導体層の表面からの膜厚が前記保護絶縁膜よりも薄いゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上及び前記保護絶縁膜上に跨るゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記高密度プラズマＣＶＤ法による処理において、プラズマ処理チャンバー側に掛かるデポジションパワー（Ａ）と、処理基板側に掛かるスパッタパワー（Ｂ）との比（Ａ：Ｂ）を、約４：３とすることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記ゲート電極形成後に、前記半導体層にイオン注入を行いソース層及びドレイン層を形成する工程を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記ソース層、前記ドレイン層、及び前記ゲート電極を含む半導体素子を他の半導体素子形成領域と絶縁する素子分離層を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
- 表面に保護絶縁膜形成領域を備えた半導体基板を準備する工程と、
前記保護絶縁膜形成領域の周囲の前記半導体基板の表面に溝を形成する工程と、
前記溝を形成した後に、前記保護絶縁膜形成領域上及び前記溝の底面に高密度プラズマＣＶＤ法によって絶縁膜を堆積してテーパー形状の保護絶縁膜を形成する工程と、
前記溝の底面に形成された前記絶縁膜を除去する工程と、
前記溝を前記半導体基板と同一導電型の半導体層で埋め込む工程と、
前記半導体層の表面に、前記保護絶縁膜に接続され前記半導体層の表面からの膜厚が前記保護絶縁膜よりも薄いゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上及び前記保護絶縁膜上に跨るゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01274457A (ja) * | 1988-04-26 | 1989-11-02 | Seiko Instr Inc | 半導体装置の製造方法 |
| JPH01293668A (ja) * | 1988-05-23 | 1989-11-27 | Seiko Instr Inc | 絶縁ゲート電界効果トランジスタの製造方法 |
| JPH0582783A (ja) * | 1991-03-22 | 1993-04-02 | Philips Gloeilampenfab:Nv | ラテラル絶縁ゲート電界効果半導体装置 |
| JPH06232156A (ja) * | 1993-01-29 | 1994-08-19 | Ricoh Co Ltd | 半導体装置とその製造方法 |
| JP2002176173A (ja) * | 2000-12-07 | 2002-06-21 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP2002314065A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置およびその製造方法 |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01274457A (ja) * | 1988-04-26 | 1989-11-02 | Seiko Instr Inc | 半導体装置の製造方法 |
| JPH01293668A (ja) * | 1988-05-23 | 1989-11-27 | Seiko Instr Inc | 絶縁ゲート電界効果トランジスタの製造方法 |
| JPH0582783A (ja) * | 1991-03-22 | 1993-04-02 | Philips Gloeilampenfab:Nv | ラテラル絶縁ゲート電界効果半導体装置 |
| JPH06232156A (ja) * | 1993-01-29 | 1994-08-19 | Ricoh Co Ltd | 半導体装置とその製造方法 |
| JP2002176173A (ja) * | 2000-12-07 | 2002-06-21 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
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