JPH01293668A - 絶縁ゲート電界効果トランジスタの製造方法 - Google Patents
絶縁ゲート電界効果トランジスタの製造方法Info
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- JPH01293668A JPH01293668A JP12550788A JP12550788A JPH01293668A JP H01293668 A JPH01293668 A JP H01293668A JP 12550788 A JP12550788 A JP 12550788A JP 12550788 A JP12550788 A JP 12550788A JP H01293668 A JPH01293668 A JP H01293668A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピュータに代表される電子機器において
スイッチング素子あるいはメモリ素子として利用される
絶縁ゲート電界効果トランジスタ（Ｍｅｔａｌ ０ｘｉ
ｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆ
ｆｅｃｔＴｒａｎｓｉｓｔｏｒ 、以下、Ｍ ＯＳ Ｆ
Ｅ−ｒと略記する）の製造方法に関する。
スイッチング素子あるいはメモリ素子として利用される
絶縁ゲート電界効果トランジスタ（Ｍｅｔａｌ ０ｘｉ
ｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆ
ｆｅｃｔＴｒａｎｓｉｓｔｏｒ 、以下、Ｍ ＯＳ Ｆ
Ｅ−ｒと略記する）の製造方法に関する。
本発明は、単結晶のうえにはエピタキシャル成長し、酸
化膜のうえには何も析出せず、窒化膜のうえには多結晶
が析出するという特徴を有するエピタキシャル成長法を
用いて、浅い接合を有するソース及びドレインに対して
自己整合性をもった多結晶ゲートを、ソース及びドレイ
ンと同時に形成することにより、（製造上の歩留り及び
）デバイスの性能を向上させるうえで極めて有効かつ新
規なＭＯＳＦＥＴの製造方法を提供する。
化膜のうえには何も析出せず、窒化膜のうえには多結晶
が析出するという特徴を有するエピタキシャル成長法を
用いて、浅い接合を有するソース及びドレインに対して
自己整合性をもった多結晶ゲートを、ソース及びドレイ
ンと同時に形成することにより、（製造上の歩留り及び
）デバイスの性能を向上させるうえで極めて有効かつ新
規なＭＯＳＦＥＴの製造方法を提供する。
（従来の技術）
ソース及びドレインに対して自己整合性を有するＭＯＳ
Ｆ Ｅ Ｔを製造する場合、従来は第２図（ａ）〜（
ｄ）で示されるような方法を採用していた。
Ｆ Ｅ Ｔを製造する場合、従来は第２図（ａ）〜（
ｄ）で示されるような方法を採用していた。
即ち、まず、第２図（ａ）で示すように基板１の上に熱
酸化によりゲート酸化ＷＡ４を設ける。次に第２図（ｂ
）で示すように７オトレジスト９を用いてゲート８を形
成する。そのあと第２図（Ｃ）でイオン注入を行なって
第２図（ｄ）で示すソース６及びドレイン７を形成して
いた。
酸化によりゲート酸化ＷＡ４を設ける。次に第２図（ｂ
）で示すように７オトレジスト９を用いてゲート８を形
成する。そのあと第２図（Ｃ）でイオン注入を行なって
第２図（ｄ）で示すソース６及びドレイン７を形成して
いた。
（発明が解決しようとする課題〕
近年の半導体デバイスの微細化に伴ない浅い接合を形成
するための技術がますます重要となってきている。しか
しながら、ソース及びドレインの形成にイオン注入を用
いる従来の方法では、以下のような理由から、浅い接合
を形成するうえで問題があった。即ち注入された不純物
イオン分布はイオン注入時の加速エネルギーに大きく依
存するため、浅い接合を得るためには低加速エネルギー
イオン注入が不可欠となるが、低加速の場合はイオン流
を集束することができず結果的には量産性が低下すると
いう問題があった。
するための技術がますます重要となってきている。しか
しながら、ソース及びドレインの形成にイオン注入を用
いる従来の方法では、以下のような理由から、浅い接合
を形成するうえで問題があった。即ち注入された不純物
イオン分布はイオン注入時の加速エネルギーに大きく依
存するため、浅い接合を得るためには低加速エネルギー
イオン注入が不可欠となるが、低加速の場合はイオン流
を集束することができず結果的には量産性が低下すると
いう問題があった。
〔課題を解決するための手段〕
上記従来技術のもつ課題を克服するために、本発明では
以下のような方法を用いている。即ち、まず基板上にゲ
ート酸化膜を形成し更にそのうえに窒化膜を形成し、ゲ
ート部分のみを残す。次゛にソース及びドレインを形成
すべき凹状の領域を形成したのち、不純物ドープされた
エピタキシャル成長を行ない、ソース及びドレイン領域
には高不純物濃度の単結晶が成長し、ゲート領域の窒化
股上には高不純物濃度の多結晶が析出する。こうして形
成されたソース及びドレインは従来になく浅い接合を有
し、かつゲートはソース、ドレインと同時に形成される
ため自己整合的なプロセスとなる。
以下のような方法を用いている。即ち、まず基板上にゲ
ート酸化膜を形成し更にそのうえに窒化膜を形成し、ゲ
ート部分のみを残す。次゛にソース及びドレインを形成
すべき凹状の領域を形成したのち、不純物ドープされた
エピタキシャル成長を行ない、ソース及びドレイン領域
には高不純物濃度の単結晶が成長し、ゲート領域の窒化
股上には高不純物濃度の多結晶が析出する。こうして形
成されたソース及びドレインは従来になく浅い接合を有
し、かつゲートはソース、ドレインと同時に形成される
ため自己整合的なプロセスとなる。
浅い接合のソース・ドレインとセルファラインのゲート
を形成する本発明により、微細ＭＯ８ＦＥＴが実現され
る。
を形成する本発明により、微細ＭＯ８ＦＥＴが実現され
る。
以下に実施例に基づき本発明の詳細な説明する。
第１図（ａ）〜（ｊ）は、本発明の実施例であるＭＯＳ
ＦＥＴの製造方法を示す製造工程順断面図の一例である
。第１図（ａ）で用いる基板１は例えばＰ型シリコン（
１００）である。第１図（ｂ）〜（ｆ）はソース及びド
レインを形成する領域の基板表面を、ゲートを形成する
基板表面よりも堀り下げるための工程を示している。即
ち、まず第１図（ｂ）において基板１の表面に約５００
人の熱酸化膜２を形成する。次に第１図（Ｃ）において
前記熱酸化膜２の上に約５００人の窒化膜３を設けた後
ゲート形成領域以外の部分の前記窒化１１３をエツチン
グにより除去し、第１図（ｄ）に示す状態を得る。この
後、第１図（ｅ）に示すようにＬＯＧＯ８（Ｌｏｃａｌ
０ｘｉｄａｔｉｏｎ ｏｒ ５ｉｌｉｃｏｎ）の手法
を用いて再度熱酸化を行ない、その結果第１図（ｅ）に
示すようにソース及びドレイン形成領域には約１０００
人の酸化膜、ゲート形成領域には約５００人の熱酸化が
それぞれ形成された状態を得る。ここでそれまでに設け
られた窒化膜及び酸化膜をエツチングにより完全に除去
した後、基板１の表面は第１図（ｆ）に示す形状となっ
ている。以上の前処理工程が完了したら以下の（ａ）〜
（ｊ）に示す本発明の特徴であるＭＯＳＦＥＴの製造工
程に入る。即ち、まず第１図（０）においてゲート酸化
膜４を約１００人形成し、更に窒化膜５を前記酸化膜４
の上に約１００人形成する。次に第１図（ｈ）において
前記窒化膜５をゲート長よりも狭くなるようにエツチン
グし、その後、前記酸化膜４をゲート長と同じ長さにな
るようにエツチングし、第１図（１）に示す状態を得る
。最後に不純物ドープを併用した選択エピタキシャル成
長を用いて、第１図（ｊ）に示すようにソース６及びド
レイン７並びにゲート８を同時に形成する。この際のエ
ピタキシャル成長法として分子層エピタキシャル成長法
を用いて８５０℃以下の低温でソース６及びドレイン７
の形成を行なえば、接合の深さを１５００Å以下に押え
ることができる。・第３図には、基板温度８００℃で膜
厚が１０００人のエピタキシャル成長を行ない、かつ成
長時にアルシン（ＡＳＨ３）を用いてヒ素をドープして
Ｎ＋のソース６及びドレイン７を形成した場合の、不純
物濃度の深さ方向におけるプロファイルを示す。第３図
から深さ０、１ 趨程度の浅い接合が形成されているこ
とが分かる。なお第３図においてヒ素（Ａｓ）はエビタ
キシャ形成長時に導入されたもの、同じくホウ素（Ｂ）
は基板にドープされていたものである。更に本発明にお
いては、エピタキシャル成長時に酸化膜４に対してはシ
リコンが析出しない選択成長を用いるため、ゲート８と
ソース６、ドレイン７が接触することがなく、互いに電
気的に絶縁されていることは言うまでもない。
ＦＥＴの製造方法を示す製造工程順断面図の一例である
。第１図（ａ）で用いる基板１は例えばＰ型シリコン（
１００）である。第１図（ｂ）〜（ｆ）はソース及びド
レインを形成する領域の基板表面を、ゲートを形成する
基板表面よりも堀り下げるための工程を示している。即
ち、まず第１図（ｂ）において基板１の表面に約５００
人の熱酸化膜２を形成する。次に第１図（Ｃ）において
前記熱酸化膜２の上に約５００人の窒化膜３を設けた後
ゲート形成領域以外の部分の前記窒化１１３をエツチン
グにより除去し、第１図（ｄ）に示す状態を得る。この
後、第１図（ｅ）に示すようにＬＯＧＯ８（Ｌｏｃａｌ
０ｘｉｄａｔｉｏｎ ｏｒ ５ｉｌｉｃｏｎ）の手法
を用いて再度熱酸化を行ない、その結果第１図（ｅ）に
示すようにソース及びドレイン形成領域には約１０００
人の酸化膜、ゲート形成領域には約５００人の熱酸化が
それぞれ形成された状態を得る。ここでそれまでに設け
られた窒化膜及び酸化膜をエツチングにより完全に除去
した後、基板１の表面は第１図（ｆ）に示す形状となっ
ている。以上の前処理工程が完了したら以下の（ａ）〜
（ｊ）に示す本発明の特徴であるＭＯＳＦＥＴの製造工
程に入る。即ち、まず第１図（０）においてゲート酸化
膜４を約１００人形成し、更に窒化膜５を前記酸化膜４
の上に約１００人形成する。次に第１図（ｈ）において
前記窒化膜５をゲート長よりも狭くなるようにエツチン
グし、その後、前記酸化膜４をゲート長と同じ長さにな
るようにエツチングし、第１図（１）に示す状態を得る
。最後に不純物ドープを併用した選択エピタキシャル成
長を用いて、第１図（ｊ）に示すようにソース６及びド
レイン７並びにゲート８を同時に形成する。この際のエ
ピタキシャル成長法として分子層エピタキシャル成長法
を用いて８５０℃以下の低温でソース６及びドレイン７
の形成を行なえば、接合の深さを１５００Å以下に押え
ることができる。・第３図には、基板温度８００℃で膜
厚が１０００人のエピタキシャル成長を行ない、かつ成
長時にアルシン（ＡＳＨ３）を用いてヒ素をドープして
Ｎ＋のソース６及びドレイン７を形成した場合の、不純
物濃度の深さ方向におけるプロファイルを示す。第３図
から深さ０、１ 趨程度の浅い接合が形成されているこ
とが分かる。なお第３図においてヒ素（Ａｓ）はエビタ
キシャ形成長時に導入されたもの、同じくホウ素（Ｂ）
は基板にドープされていたものである。更に本発明にお
いては、エピタキシャル成長時に酸化膜４に対してはシ
リコンが析出しない選択成長を用いるため、ゲート８と
ソース６、ドレイン７が接触することがなく、互いに電
気的に絶縁されていることは言うまでもない。
本発明によるＭ ＯＳ Ｆ Ｅ Ｔは、浅い接合を有す
るソース・ドレインと、自己整合的にゲートを形成する
ことができ、微細化されたＭ ＯＳ Ｆ Ｅ−ｒにおい
て優れた性能を示す、また本発明はイオン注入を用いず
に活性領域を形成しており、従来はイオン注入により誘
起されていたダメージが全く無いＭ ＯＳ Ｆ Ｅ Ｔ
を実現する。
るソース・ドレインと、自己整合的にゲートを形成する
ことができ、微細化されたＭ ＯＳ Ｆ Ｅ−ｒにおい
て優れた性能を示す、また本発明はイオン注入を用いず
に活性領域を形成しており、従来はイオン注入により誘
起されていたダメージが全く無いＭ ＯＳ Ｆ Ｅ Ｔ
を実現する。
付 記
単結晶表面が露出した領域を形成する方法が、選択的に
形成された熱酸化膜をエツチングし除去することにより
前記単結晶表面を露出させる。
形成された熱酸化膜をエツチングし除去することにより
前記単結晶表面を露出させる。
単結晶表面が露出した領域を形成する方法が、異方性エ
ツチングを用いて基板を直接エツチングすることにより
前記単結晶表面を露出させる。
ツチングを用いて基板を直接エツチングすることにより
前記単結晶表面を露出させる。
ソース及びトレイン並びにゲートを形成する方法が、分
子層エピタキシャル成長法である。
子層エピタキシャル成長法である。
第１図（ａ）〜（ｊ）は、本発明の一実施例であるＭＯ
ＳＦＥＴの製造］［程順断面図である。 第２図（ａ）〜（ｄ）は、イオン注入を用いてソース、
ドレイン、ゲートを自己整合的に形成する従来のＭＯＳ
ＦＥＴの製造方法を示す製造工程順断面図である。 第３図は、本発明により形成されたＭＯＳＦＥＴのソー
ス及びドレイン領域における不純物濃度の深さ方向にお
けるプロファイルである。 １・・・基板、２・・・熱酸化膜、３・・・熱窒化膜、
４・・・ゲート酸化膜、５・・・プラズマ窒化膜、６・
・・ソース、７・・・ドレイン、８・・・ゲート。 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 従来の閃０５ＦＥＴＣ７）裂追工程ｐ＠灯面部第 ２
図 ソーストしイン１てわけ二千に物濃度プロファイル第３
図
ＳＦＥＴの製造］［程順断面図である。 第２図（ａ）〜（ｄ）は、イオン注入を用いてソース、
ドレイン、ゲートを自己整合的に形成する従来のＭＯＳ
ＦＥＴの製造方法を示す製造工程順断面図である。 第３図は、本発明により形成されたＭＯＳＦＥＴのソー
ス及びドレイン領域における不純物濃度の深さ方向にお
けるプロファイルである。 １・・・基板、２・・・熱酸化膜、３・・・熱窒化膜、
４・・・ゲート酸化膜、５・・・プラズマ窒化膜、６・
・・ソース、７・・・ドレイン、８・・・ゲート。 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 従来の閃０５ＦＥＴＣ７）裂追工程ｐ＠灯面部第 ２
図 ソーストしイン１てわけ二千に物濃度プロファイル第３
図
Claims (1)
- シリコン酸化膜に対してはシリコンが析出せず、シリ
コン窒化膜に対してはシリコンが析出する選択エピタキ
シャル成長法を用いて、ソースとドレインは単結晶表面
が露出した領域にエピタキシャル成長を進行せしめ、ゲ
ートはゲート酸化膜のうえに部分的にシリコン窒化膜を
設けた領域に前記エピタキシャル成長と同時に多結晶シ
リコンを析出せしめ、自己整合的に単結晶シリコンのソ
ース・ドレインと多結晶シリコンのゲートを形成するこ
とを特徴とする絶縁ゲート電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125507A JP2662879B2 (ja) | 1988-05-23 | 1988-05-23 | 絶縁ゲート電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125507A JP2662879B2 (ja) | 1988-05-23 | 1988-05-23 | 絶縁ゲート電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01293668A true JPH01293668A (ja) | 1989-11-27 |
| JP2662879B2 JP2662879B2 (ja) | 1997-10-15 |
Family
ID=14911838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63125507A Expired - Lifetime JP2662879B2 (ja) | 1988-05-23 | 1988-05-23 | 絶縁ゲート電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2662879B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5953605A (en) * | 1995-07-28 | 1999-09-14 | Nec Corporation | Fabrication process of semiconductor device |
| JP2000260713A (ja) * | 1999-03-05 | 2000-09-22 | Sanyo Electric Co Ltd | 多結晶シリコン膜の形成方法 |
| US6455366B1 (en) | 1998-12-30 | 2002-09-24 | Hyundai Electronics Industries Co., Ltd. | Method of forming a junction region in a semiconductor device |
| JP2008085031A (ja) * | 2006-09-27 | 2008-04-10 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5982768A (ja) * | 1982-11-02 | 1984-05-12 | Nec Corp | 半導体装置の製造方法 |
-
1988
- 1988-05-23 JP JP63125507A patent/JP2662879B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5982768A (ja) * | 1982-11-02 | 1984-05-12 | Nec Corp | 半導体装置の製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5953605A (en) * | 1995-07-28 | 1999-09-14 | Nec Corporation | Fabrication process of semiconductor device |
| US6455366B1 (en) | 1998-12-30 | 2002-09-24 | Hyundai Electronics Industries Co., Ltd. | Method of forming a junction region in a semiconductor device |
| JP2000260713A (ja) * | 1999-03-05 | 2000-09-22 | Sanyo Electric Co Ltd | 多結晶シリコン膜の形成方法 |
| JP2008085031A (ja) * | 2006-09-27 | 2008-04-10 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4611270B2 (ja) * | 2006-09-27 | 2011-01-12 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2662879B2 (ja) | 1997-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
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