JPS6292359A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6292359A JPS6292359A JP23268085A JP23268085A JPS6292359A JP S6292359 A JPS6292359 A JP S6292359A JP 23268085 A JP23268085 A JP 23268085A JP 23268085 A JP23268085 A JP 23268085A JP S6292359 A JPS6292359 A JP S6292359A
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- JP
- Japan
- Prior art keywords
- region
- mask
- polycrystalline silicon
- silicon layer
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特にシリコンゲート開Ｏ８型電界
効果トランジスタと、バイポーラトランジスタを同一基
板上に形成した集積回路装置の製造方法に関する。
効果トランジスタと、バイポーラトランジスタを同一基
板上に形成した集積回路装置の製造方法に関する。
従来、バイポーラトランジスタと相補型Ｍ０８電界効果
トランジスタ（以下、ｃＮｉｏｓトランジスタと記す）
を同一基板上に形成した集積回路は、０ＭＯ８）ランジ
スタの低消費電力動作と、バイポーラトランジスタの高
速動作、高駆動能力を同時に実現出来ることから近年多
くの試みが報告されている。
トランジスタ（以下、ｃＮｉｏｓトランジスタと記す）
を同一基板上に形成した集積回路は、０ＭＯ８）ランジ
スタの低消費電力動作と、バイポーラトランジスタの高
速動作、高駆動能力を同時に実現出来ることから近年多
くの試みが報告されている。
従来報告されているシリコンゲートＢｉ−ＣＭＯ８■Ｃ
製造プロセスの一例によシ形成しｆｃ−Ｂ ｉ −ＣＭ
Ｏ８素子の工程断曲図會Ｍ２図に示す。製造工程を１−
を追って説明すると、先ず第２図（ａ）に示す様にＰ型
半導体基板１に、Ｎ型埋込領域２．Ｐ型埋込領域３を形
成【７、Ｎ型エピタキシャル層４全成長させ、Ｎｃｈ
ＭＯ８）ランジスタ形成領域にＰ型ワエル領域５ ＊
Ｐ ｃ ｈ ＭＯ８トランジスタ形成領域にＮ型ウェ
ル領域７を形成し、素子分離酸化膜を形成する。次にゲ
ートＭ化膜８を形成後、ゲート多結晶シリコン層９を形
成し、ベース領域を形成する。
製造プロセスの一例によシ形成しｆｃ−Ｂ ｉ −ＣＭ
Ｏ８素子の工程断曲図會Ｍ２図に示す。製造工程を１−
を追って説明すると、先ず第２図（ａ）に示す様にＰ型
半導体基板１に、Ｎ型埋込領域２．Ｐ型埋込領域３を形
成【７、Ｎ型エピタキシャル層４全成長させ、Ｎｃｈ
ＭＯ８）ランジスタ形成領域にＰ型ワエル領域５ ＊
Ｐ ｃ ｈ ＭＯ８トランジスタ形成領域にＮ型ウェ
ル領域７を形成し、素子分離酸化膜を形成する。次にゲ
ートＭ化膜８を形成後、ゲート多結晶シリコン層９を形
成し、ベース領域を形成する。
次に同図（ｂｌの様にバイポーラトランジスタのエミッ
タ拡散窓を開口後、第２の多結晶シリコンＩｆ４１２を
、エミッタ拡散窓を櫟う様に形成する。次に同図（Ｃ）
に示す様ｅ（マスク層１７’を用いて Ｎ０６Ｍ０８ト
ランジスタのソース−ドレイン１６４０３と、バイポー
ラトランジスタのエミッタ領域１４を同時に形成する。
タ拡散窓を開口後、第２の多結晶シリコンＩｆ４１２を
、エミッタ拡散窓を櫟う様に形成する。次に同図（Ｃ）
に示す様ｅ（マスク層１７’を用いて Ｎ０６Ｍ０８ト
ランジスタのソース−ドレイン１６４０３と、バイポー
ラトランジスタのエミッタ領域１４を同時に形成する。
次に同図（（ｉ）の椋に、ＰｃｈＭＯＳトランジスタの
ソース・ドレイン領域１５と、バイポーラトランジスタ
のベースコンタク） 領域１６ケ同時に形ｂｙする。
ソース・ドレイン領域１５と、バイポーラトランジスタ
のベースコンタク） 領域１６ケ同時に形ｂｙする。
以上最近の高速化に対応したＢ１−ＣｌＷＯ３プロセス
の一例を示したが、このプロセスは、バイポーラトラン
ジスタの高速化のため、エミッタ拡散窓上に第２の多結
晶シリコンＦｆＡ１２を形成することにより、電極配線
引き出す時に開口するコンタクトとのマスク合わせズレ
を見込む必要がなく、エミ、り領域１４を小さく形成出
来、バイポーラトランジスタのエミッタと、Ｎｃｈ
ＭＯ８トランジスタのソース、ドレイン１３．バイポー
ラトランジスタのベースコンタクト領域１６ （！：、
Ｐｃｈ ＭＯ８トランジスタのソース、ドレイン領域１
５を同時に形成していることから工程が簡略化されると
いう利点がめるが、エミッタ拡散窓上に形成された第２
の多結晶シリコン層１２に不純物を導入する際、マスク
１７の合わせズレ全見込む必要があるため、実際には、
第２の多結晶シリコン１−１２を十分に大きくしなけれ
はならず、エミッタ領ＩＪ１４は小さく形成出来るが、
ベース領域１０は小さくすることが出来ない。又、ベー
スコンタクト領域１６を、Ｐｃｈ ＭＯ８）ランジスタ
のソース・ドレイン領域１５ｔＩＷ１時に形成する際、
やはりマスク合わせズレ全見込む必要があり、ペース抵
抗會下げるためには十分とはいえない等の欠点がある。
の一例を示したが、このプロセスは、バイポーラトラン
ジスタの高速化のため、エミッタ拡散窓上に第２の多結
晶シリコンＦｆＡ１２を形成することにより、電極配線
引き出す時に開口するコンタクトとのマスク合わせズレ
を見込む必要がなく、エミ、り領域１４を小さく形成出
来、バイポーラトランジスタのエミッタと、Ｎｃｈ
ＭＯ８トランジスタのソース、ドレイン１３．バイポー
ラトランジスタのベースコンタクト領域１６ （！：、
Ｐｃｈ ＭＯ８トランジスタのソース、ドレイン領域１
５を同時に形成していることから工程が簡略化されると
いう利点がめるが、エミッタ拡散窓上に形成された第２
の多結晶シリコン層１２に不純物を導入する際、マスク
１７の合わせズレ全見込む必要があるため、実際には、
第２の多結晶シリコン１−１２を十分に大きくしなけれ
はならず、エミッタ領ＩＪ１４は小さく形成出来るが、
ベース領域１０は小さくすることが出来ない。又、ベー
スコンタクト領域１６を、Ｐｃｈ ＭＯ８）ランジスタ
のソース・ドレイン領域１５ｔＩＷ１時に形成する際、
やはりマスク合わせズレ全見込む必要があり、ペース抵
抗會下げるためには十分とはいえない等の欠点がある。
上述した様に従来法によるＢｉ−０ＭＯ８プロセスに、
高速化、微細化の為プロセスが複雑になって来ているに
もかかわらす、バイポーラトランジスタのエミッタ領域
は小さく出来るが、ベース領域は小さくすることが出来
ないため、十分な特性が得られない、又ベース領域が大
きいため素子寸法は小さくならない。又、ベースコンタ
クト領域ｆ、Ｐｃｈ ＭＯ８）ランジスタのソース・ド
レイン領域と同時に形成する際、マスク合わせズレを見
込む必要がめり、ベース抵抗を下げるのに十分でない等
の欠点がある。
高速化、微細化の為プロセスが複雑になって来ているに
もかかわらす、バイポーラトランジスタのエミッタ領域
は小さく出来るが、ベース領域は小さくすることが出来
ないため、十分な特性が得られない、又ベース領域が大
きいため素子寸法は小さくならない。又、ベースコンタ
クト領域ｆ、Ｐｃｈ ＭＯ８）ランジスタのソース・ド
レイン領域と同時に形成する際、マスク合わせズレを見
込む必要がめり、ベース抵抗を下げるのに十分でない等
の欠点がある。
本発明ｔユかかる欠点をなくシ、しかも工程全簡略化が
可能な製造プロセスを提供するものである。
可能な製造プロセスを提供するものである。
本発明の特徴はＮｃｈ ＭＯ８トランジスタのソース・
ドレイン領域形成時のイオン注入のマスクとして、第２
の多結晶シリコン層を用い、 Ｐｃｈ ＭＯ８トランジ
スタのソース拳ドレイン領域形成時のイオン注入時のマ
スクは、第２の多結晶シリコン層のパターンニングのマ
スクと共用することによりマスク合わせ工程ｆＬ−減少
させ、それに供うマスク合わせズレを見込む必要がなく
、素子の縮小化が可能であるという利点がある。
ドレイン領域形成時のイオン注入のマスクとして、第２
の多結晶シリコン層を用い、 Ｐｃｈ ＭＯ８トランジ
スタのソース拳ドレイン領域形成時のイオン注入時のマ
スクは、第２の多結晶シリコン層のパターンニングのマ
スクと共用することによりマスク合わせ工程ｆＬ−減少
させ、それに供うマスク合わせズレを見込む必要がなく
、素子の縮小化が可能であるという利点がある。
次に、本発明について図面を用いて説明する。
第１図は本発明の一実施例を示す工程断面口である。先
ず第１図（ａｔに示す様にＰ型半導体基板１十 に、Ｎ 型埋込領域２．Ｐ 埋込領域３を形成し、Ｎ
型エピタキシャルＮＡ４を成長きせる。次にＮ０６ＭＯ
８）ランジスタ形成領域５と、パイボー２トランジスタ
の絶縁分離領域６にＰ型ウェル領域を形成し、Ｐｃｈ
ＭＯ８）ランジスタ形成領域Ｋ Ｎ型ワエル領域７を形
成し、ゲート酸化膜８とゲート多結晶シリコン１−９ヲ
形成後、バイポーラトランジスタのベース領域ｌＯと、
エミツタ拡散窓１１全開口する。
ず第１図（ａｔに示す様にＰ型半導体基板１十 に、Ｎ 型埋込領域２．Ｐ 埋込領域３を形成し、Ｎ
型エピタキシャルＮＡ４を成長きせる。次にＮ０６ＭＯ
８）ランジスタ形成領域５と、パイボー２トランジスタ
の絶縁分離領域６にＰ型ウェル領域を形成し、Ｐｃｈ
ＭＯ８）ランジスタ形成領域Ｋ Ｎ型ワエル領域７を形
成し、ゲート酸化膜８とゲート多結晶シリコン１−９ヲ
形成後、バイポーラトランジスタのベース領域ｌＯと、
エミツタ拡散窓１１全開口する。
次に同図（ｂｌに示す様に第２の多結晶シリコン層１２
會形成し、Ｎ０６Ｍ０８トランジスタのソース・ドレイ
ン形成領域上の第２の多結晶シリコン層をエツチング除
去［２、この第２の多結晶シリコン層ヲマスクとして例
えばヒ素のイオン注入を行ない、アニールすることによ
り、Ｎｃｈ ＭＯＳトランジスタのンース嗜ドレイン領
域１３とバイポーラトランジスタのエミッタ領域１４を
形成する。
會形成し、Ｎ０６Ｍ０８トランジスタのソース・ドレイ
ン形成領域上の第２の多結晶シリコン層をエツチング除
去［２、この第２の多結晶シリコン層ヲマスクとして例
えばヒ素のイオン注入を行ない、アニールすることによ
り、Ｎｃｈ ＭＯＳトランジスタのンース嗜ドレイン領
域１３とバイポーラトランジスタのエミッタ領域１４を
形成する。
次に同図（Ｃ）の様にフォトソングラフイ一工程を行な
い、第２の多結晶シリコンＩ’ｌ１２の選択エツチング
を行なう。そして、このためのマスク湘１７をＰｃｈＭ
ＯＳトランジスタのソース・ドレイン領域形成のだめの
ボロンイオン注入のマスクとしても使用し、Ｐｃｈ
ＭＯＳ ）ランジスタのソース・ドレイン領域１５と、
バイポーラトランジスタのベースコンタクト領域１６を
同時に形成する。
い、第２の多結晶シリコンＩ’ｌ１２の選択エツチング
を行なう。そして、このためのマスク湘１７をＰｃｈＭ
ＯＳトランジスタのソース・ドレイン領域形成のだめの
ボロンイオン注入のマスクとしても使用し、Ｐｃｈ
ＭＯＳ ）ランジスタのソース・ドレイン領域１５と、
バイポーラトランジスタのベースコンタクト領域１６を
同時に形成する。
以下メタライズ工程をへて本シリコンゲートＢｉ−ｃＭ
ｏｓは完成する。
ｏｓは完成する。
以上説明したように本発明によれば、バイポーラトラン
ジスタの特性向上と、素子の微細化の為に形成した第２
の多結晶シリコンＮ１１ｋ、Ｎｃｈ Ｍ）８トランジス
タのソース−ドレイン領域形成時のイオン注入のマスク
としても使用し、又、ＰＣＩＩＭＯＳトランジスタのソ
ース・ドレイン領域形成時のイオン注入マスクを、第２
の多結晶シリコンＮのパターンニングのマスクとしても
使用することにより、従来第２の多結晶シリコン層をパ
ターンニングするために必要であったマスク合わせ工程
が不要となり、又、エミッタ上の第２の多結晶シリコン
層に不純物を橋入する際、従来はマスク合わせ工程が必
ｊ９ｕため、マスク合わせズレを見込む必要があり、必
要以上に太きく形成する必要があったが、本発明に於て
は、七の必要がなく、小さく形成出来、しかも、バイポ
ーラトランジスタのベースコンタクト領域も、自己整合
的に形成出来るためベース抵抗を十分に小さく出来ると
いう利点がある。
ジスタの特性向上と、素子の微細化の為に形成した第２
の多結晶シリコンＮ１１ｋ、Ｎｃｈ Ｍ）８トランジス
タのソース−ドレイン領域形成時のイオン注入のマスク
としても使用し、又、ＰＣＩＩＭＯＳトランジスタのソ
ース・ドレイン領域形成時のイオン注入マスクを、第２
の多結晶シリコンＮのパターンニングのマスクとしても
使用することにより、従来第２の多結晶シリコン層をパ
ターンニングするために必要であったマスク合わせ工程
が不要となり、又、エミッタ上の第２の多結晶シリコン
層に不純物を橋入する際、従来はマスク合わせ工程が必
ｊ９ｕため、マスク合わせズレを見込む必要があり、必
要以上に太きく形成する必要があったが、本発明に於て
は、七の必要がなく、小さく形成出来、しかも、バイポ
ーラトランジスタのベースコンタクト領域も、自己整合
的に形成出来るためベース抵抗を十分に小さく出来ると
いう利点がある。
第１図（ａ）〜（Ｃ１は本発明の実施例ｔボす構造断面
図、第２図（ａｌ〜（ｄｌは従来技術ケ示す構造断面図
である。 １・・・・・・Ｐ型半導体基板、２−・・・・・Ｎ型埋
込領域、３・・・・・・Ｐ 型埋込領域、４・・・・・
・Ｎ型エピ傾城、 ５・・・・・・Ｐ型ウェル領域、６
・・・・・・絶縁分離傾城、７・・・Ｎ型ウェル領域、
８・・・・・・ゲート酸化膜、９・・・・・・ゲート多
結晶シリコン層、１０・・・・・・Ｐ型ベース領域、１
］・・・・・・エミ、り拡散窓、１２・・・・・・第２
多結晶シリコン層、１３・・・・・・Ｎ 里ソース・ド
レイン領域、１４・・・・・・Ｎ 型エミッタ領域、１
５・・・・・・Ｐ？／−ス・トレイン領ｔｉＡ、１６・
・・・・・Ｐ型ベースコンタクト領域、１７・・・・・
・イオン注入マスク（Ｃ） 革Ｊ 図
図、第２図（ａｌ〜（ｄｌは従来技術ケ示す構造断面図
である。 １・・・・・・Ｐ型半導体基板、２−・・・・・Ｎ型埋
込領域、３・・・・・・Ｐ 型埋込領域、４・・・・・
・Ｎ型エピ傾城、 ５・・・・・・Ｐ型ウェル領域、６
・・・・・・絶縁分離傾城、７・・・Ｎ型ウェル領域、
８・・・・・・ゲート酸化膜、９・・・・・・ゲート多
結晶シリコン層、１０・・・・・・Ｐ型ベース領域、１
］・・・・・・エミ、り拡散窓、１２・・・・・・第２
多結晶シリコン層、１３・・・・・・Ｎ 里ソース・ド
レイン領域、１４・・・・・・Ｎ 型エミッタ領域、１
５・・・・・・Ｐ？／−ス・トレイン領ｔｉＡ、１６・
・・・・・Ｐ型ベースコンタクト領域、１７・・・・・
・イオン注入マスク（Ｃ） 革Ｊ 図
Claims (1)
- １、シリコンゲートＭＯＳ型電界効果トランジスタとバ
イポーラトランジスタとを含む半導体装置の製造方法に
於いて、シリコンゲートＭＯＳ型電界効果トランジスタ
のゲート多結晶シリコン層を形成する工程と、バイポー
ラトランジスタのエミッタ拡散窓を形成する工程と、ゲ
ート多結晶シリコン層よりも薄い第２の多結晶シリコン
層を成長させる工程と、第２の多結晶シリコン層の所定
の部分を除去し、この第２の多結晶シリコン層をイオン
注入のマスクとして、Ｎ型不純物をイオン注入する工程
と、前記第２の多結晶シリコン層の特定の部分を除去し
、このマスク層をそのまま用いてＰ型不純物をイオン注
入することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23268085A JPS6292359A (ja) | 1985-10-17 | 1985-10-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23268085A JPS6292359A (ja) | 1985-10-17 | 1985-10-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6292359A true JPS6292359A (ja) | 1987-04-27 |
Family
ID=16943107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23268085A Pending JPS6292359A (ja) | 1985-10-17 | 1985-10-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6292359A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01244660A (ja) * | 1988-03-26 | 1989-09-29 | Nec Corp | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |
| JPH01304766A (ja) * | 1988-06-02 | 1989-12-08 | Toshiba Corp | 半導体装置の製造方法と半導体装置 |
-
1985
- 1985-10-17 JP JP23268085A patent/JPS6292359A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01244660A (ja) * | 1988-03-26 | 1989-09-29 | Nec Corp | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |
| JPH01304766A (ja) * | 1988-06-02 | 1989-12-08 | Toshiba Corp | 半導体装置の製造方法と半導体装置 |
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